JP2008252616A - Ｃｄｒ回路 - Google Patents

Abstract

【課題】異なる複数のビットレートの入力データを再生できるようにしたＣＤＲ回路を提供する。
【解決手段】参照クロックＣＫの周波数に対応した制御信号Ｖｒにより第２の電圧制御発振器３の発振周波数が決定されるＰＬＬ回路と、制御信号Ｖｒにより第２の電圧制御発振器３の発振周波数と同じ周波数で再生クロックＣＬＫ１を発振し且つ入力データのタイミングに合わせて該再生クロックＣＬＫ１の発振位相が調整される第１の電圧制御発振器１と、入力データを再生クロックＣＬＫ１によりリタイミングするフリップフロップ回路２とを備えるＣＤＲ回路において、ＰＬＬ回路に、分周比の異なる２個の分周器７Ａ，７Ｂと、該分周器７Ａ，７Ｂの内の１つを選択するセレクタ８とを備えさせる。
【選択図】図１

Description

本発明は、入力データに対して位相と周波数の合った再生クロックを抽出し、該再生クロックにより入力データのリタイミングを行うＣＤＲ（クロック・データ・リカバリ）回路に関するものである。

ＦＴＴＨを実現する手法として開発が進められているＰＯＮ（Passive Optical Network）方式等では、バーストデータを扱う必要がある。これらのシステムにおいては非同期で受け取るデータに対して瞬時に位相同期を確立してクロックを抽出し、そのクロックに同期してデータを再生するＣＤＲ回路が必須である。この種の回路は、たとえば非特許文献１に記載されている。

図５はこのような用途に用いられる従来のＣＤＲ回路の構成例を示している。第１の電圧制御発振器１にはバーストデータが入力され、入力データの電圧値遷移点をトリガとして、その第１の電圧制御発振器１の発振位相が入力データの位相と合うように調整される。位相を調整された発振信号は、入力データと位相が合った再生クロックＣＬＫ１として第１の電圧制御発振器１から取り出され、フリップフロップ回路２において入力データのリタイミング等に使用される。

一方、第１の電圧制御発振器１と同じ回路構成の第２の電圧制御発振器３を用いて、周波数比較器４、チャージポンプ５、ループフィルタ６、および分周器７によるＰＬＬ（Phase-Locked Loop）が形成されており、第２の電圧制御発振器３は入力データと周波数が等しいか、入力データの周波数の整数分の１の周波数の参照クロックＣＫに同期して発振している。そして第２の電圧制御発振器３の発振クロックＣＬＫ２の周波数を制御する制御信号Ｖｒは、同時に第１の電圧制御発振器１にも供給され、第１および第２の電圧制御発振器１，３の発振クロックＣＬＫ１，ＣＬＫ２の周波数が同じになるように、制御される。

このような構成により、第１の電圧制御発振器１は入力データが無いときにも、入力データと同じ周波数で発振を継続することができ、入力データが入力された場合には、位相のみ合わせることで、非常に短い時間で入力データとの同期を確立することができる。
Yusuke Ota,et al.,"Hight-Speed,Burst Mode,Packet-Capable Optical Receiver and Instantaneous Clock Recovery for Optical Bus Operation",Journal of Lightwave Technology,Vol.12,No.2,Feb.(1994)

図５のＣＤＲ回路によれば、フリップフロップ回路２は、参照クロックＣＫの周波数と分周器７の分周比Ｎによって決定される周波数のビットレートの入力データを再生する。しかしながら、本回路は、２種類以上の異なるビットレートの入力データを再生することができないため、異なるビットレートを扱う複数のシステムに、１個のＣＤＲ回路を共用して使用することができなかった。

本発明の目的は、上記問題に鑑みてなされたものであり、異なる２以上のビットレートの入力データを再生できるようにしたＣＤＲ回路を提供することである。

上記目的を達成するために、請求項１にかかる発明のＣＤＲ回路は、参照クロックの周波数に対応した制御信号により第２の電圧制御発振器の発振周波数が決定されるＰＬＬ回路と、前記制御信号により前記第２の電圧制御発振器の発振周波数と同じ周波数で再生クロックを発振し且つ入力データのタイミングに合わせて該再生クロックの発振位相が調整される第１の電圧制御発振器と、前記入力データを前記再生クロックによりリタイミングするフリップフロップ回路とを備えるＣＤＲ回路において、前記ＰＬＬ回路は、分周比の異なる複数の分周器と、該複数の分周器の内の１つを選択する第１のセレクタとを備えることを特徴とする。
請求項２にかかる発明のＣＤＲ回路は、参照クロックの周波数に対応した制御信号により第２の電圧制御発振器の発振周波数が決定されるＰＬＬ回路と、前記制御信号により前記第２の電圧制御発振器の発振周波数と同じ周波数で再生クロックを発振し且つ入力データのタイミングに合わせて該再生クロックの発振位相が調整される第１の電圧制御発振器と、前記入力データを前記再生クロックによりリタイミングするフリップフロップ回路とを備えるＣＤＲ回路において、１個のクロックを入力し設定信号に応じて周波数が切り替わるクロック生成回路を備え、該クロック生成回路から出力するクロックを前記参照クロックとすることを特徴とする。
請求項３にかかる発明のＣＤＲ回路は、参照クロックの周波数に対応した制御信号により第１の電圧制御発振器の発振周波数が決定されるＰＬＬ回路と、前記制御信号により前記第１の電圧制御発振器の発振周波数と同じ周波数で再生クロックを発振し且つ入力データのタイミングに合わせて該再生クロックの発振位相が調整される第２の電圧制御発振器と、前記入力データを前記再生クロックによりリタイミングするフリップフロップ回路とを備えるＣＤＲ回路において、周波数が異なる複数のクロックが入力する第２のセレクタを備え、該第２のセレクタで選択された１個のクロックを前記参照クロックとすることを特徴とする。
請求項４にかかる発明は、請求項１、２又は３に記載のＣＤＲ回路において、前記ＰＬＬ回路がループフィルタを含み、該ループフィルタが、時定数の異なる複数のループフィルタで構成され、該複数のループフィルタの内の１つのループフィルタが第３のセレクタにより選択されることを特徴とする。

本発明のＣＤＲ回路によれば、フリップフロップ回路で入力データを再生するための再生クロックの周波数を切り替えることができるため、異なる２以上のビットレートの入力データを再生することができる。

＜第１の実施例＞
図１は本発明の第１の実施例のＣＤＲ回路を示すブロック図である。図１において、第１の電圧制御発振器１、フリップフロップ回路２、第２の電圧制御発振器３、周波数比較器４、チャージポンプ５、ループフィルタ６は、図５に示したものと同じである。本実施では、第２の電圧制御発振器３の出力信号が分周比の異なる２個の分周器７Ａ，７Ｂに入力される。セレクタ８は切替信号により分周器７Ａ，７Ｂの一方の出力を選択して周波数比較器４に出力する。

入力データは第１の電圧制御発振器１とフリップフロップ回路２に入力される。第１の電圧制御発振器１においては、入力データの電圧値の遷移タイミングで発振波形の位相が入力データに合うように調整されることでクロックＣＬＫ１が再生される。第１の電圧制御発振器１から出力される再生クロックＣＬＫ１はフリップフロップ回路２に入力される。第２の電圧制御発振器３は第１の電圧制御発振器１と同じ制御信号Ｖｒを与えられ、第１の電圧制御発振器１と同じ周波数で発振している。第２の電圧制御発振器３の出力信号は分周器７Ａ又は７Ｂにより分周され、周波数比較器４に入力される。周波数比較器４は入力された２つの信号の位相を比較して、それに応じた信号を出力する。チャージポンプ５は周波数比較器４から出力された信号により、それに応じた電流を出力する。ループフィルタ６はチャージポンプ５からの出力により、第１および第２の電圧制御発振器１，３を制御する制御信号Ｖｒを決定する。

このように、２個の分周器７Ａ，７Ｂをセレクタ８により切り替えて使用することで、第１および第２の電圧制御発振器１，３が発振可能な周波数の範囲であれば、異なるビットレートの入力データであっても、その入力データのリタイミングを実施することができる。また、参照クロックＣＫが１個で済む。ここでは、分周器を７Ａ，７Ｂの２個としたが、３個以上としてその内の１個を選択するようにしてもよい。

＜第２の実施例＞
図２は本発明の第２の実施例のＣＤＲ回路を示すブロック図である。図２においては、１つの参照クロックＣＫを入力し設定信号に応じて複数種のクロック信号を生成するクロック生成回路９を用い、そのクロック生成回路９から出力するクロック信号を周波数比較器４に入力させる。クロック生成回路９は、整数型や分数型のＰＬＬ回路を用いることで実現できる。

このように、クロック生成回路９によって所望の周波数の参照クロックを生成できるようにすると、第１および第２の電圧制御発振器１，３が発振可能な周波数の範囲であれば、異なるビットレートの入力データであっても、その入力データのリタイミングを実施することができる。また、参照クロックＣＫが１個ですみ、分周器も１個で済む。

＜第３の実施例＞
図３は本発明の第３の実施例のＣＤＲ回路を示すブロック図である。本実施例では参照クロックとしてＣＫ１，ＣＫ２の２個を使用し、その一方をセレクタ１０で切替信号により選択して使用する。セレクタ１０からは切替信号により参照クロックＣＫ１又はＣＫ２が選択され、周波数比較器４に入力される。

このように、２個の参照クロックＣＫ１，ＣＫ２をセレクタ１０により切り替えて使用することで、第１および第２の電圧制御発振器１，３が発振可能な周波数の範囲であれば、異なるビットレートの入力データであっても、その入力データのリタイミングを実施することができ、またＩＣ開発後でも周波数変更が可能となる。ここでは、参照クロックをＣＫ１，ＣＫ２の２個としたが、３個以上から選択するようにしてもよい。

＜第４の実施例＞
図４は本発明の第４の実施例のＣＤＲ回路を示すブロック図である。ここでは、第３の実施例のＣＤＲ回路において、ＰＬＬ回路内に時定数の異なる２個のループフィルタ６Ａ，６Ｂを配置し、その一方の出力信号をセレクタ１１によって切り替えて制御信号Ｖｒを取り出す。

本実施例では、２個のループフィルタ６Ａ，６Ｂを、入力データのビットレートやシステムの要求に応じて、その構成内容やフィルタ定数を決定しておき、入力データに応じてその一方を選択できるようにする。

このようにループフィルタを切り替える構成は、図３のＣＤＲ回路に限られず、図１や図２で説明したＣＤＲ回路にも適用することができる。ここでも、ループフィルタは６Ａ，６Ｂの２個に限られず、３個以上としてその内の１つを選択するようにしてもよい。

＜その他の実施例＞
以上の第１〜第３の実施例は、それらを互いに組み合わせることも可能であり、これにより、第１および第２の電圧制御発振器１，３で発振するクロックＣＬＫ１、ＣＬＫ２の周波数の種類を多様化できる。

本発明の第１の実施例のＣＤＲ回路を示すブロック図である。 本発明の第２の実施例のＣＤＲ回路を示すブロック図である。 本発明の第３の実施例のＣＤＲ回路を示すブロック図である。 本発明の第４の実施例のＣＤＲ回路を示すブロック図である。 従来のＣＤＲ回路の構成を示すブロック図である。

符号の説明

１：第１の電圧制御発振器、２：フリップフロップ回路、３：第２の電圧制御発振器、４：周波数比較器、５：チャージポンプ、６、６Ａ，６Ｂ：ループフィルタ、７，７Ａ，７Ｂ：分周器、８：セレクタ、９：クロック生成回路、１０，１１：セレクタ

Claims (4)

1. 参照クロックの周波数に対応した制御信号により第２の電圧制御発振器の発振周波数が決定されるＰＬＬ回路と、前記制御信号により前記第２の電圧制御発振器の発振周波数と同じ周波数で再生クロックを発振し且つ入力データのタイミングに合わせて該再生クロックの発振位相が調整される第１の電圧制御発振器と、前記入力データを前記再生クロックによりリタイミングするフリップフロップ回路とを備えるＣＤＲ回路において、
   前記ＰＬＬ回路は、分周比の異なる複数の分周器と、該複数の分周器の内の１つを選択する第１のセレクタとを備えることを特徴とするＣＤＲ回路。
2. 参照クロックの周波数に対応した制御信号により第２の電圧制御発振器の発振周波数が決定されるＰＬＬ回路と、前記制御信号により前記第２の電圧制御発振器の発振周波数と同じ周波数で再生クロックを発振し且つ入力データのタイミングに合わせて該再生クロックの発振位相が調整される第１の電圧制御発振器と、前記入力データを前記再生クロックによりリタイミングするフリップフロップ回路とを備えるＣＤＲ回路において、
   １個のクロックを入力し設定信号に応じて周波数が切り替わるクロック生成回路を備え、該クロック生成回路から出力するクロックを前記参照クロックとすることを特徴とするＣＤＲ回路。
3. 参照クロックの周波数に対応した制御信号により第１の電圧制御発振器の発振周波数が決定されるＰＬＬ回路と、前記制御信号により前記第１の電圧制御発振器の発振周波数と同じ周波数で再生クロックを発振し且つ入力データのタイミングに合わせて該再生クロックの発振位相が調整される第２の電圧制御発振器と、前記入力データを前記再生クロックによりリタイミングするフリップフロップ回路とを備えるＣＤＲ回路において、
   周波数が異なる複数のクロックが入力する第２のセレクタを備え、該第２のセレクタで選択された１個のクロックを前記参照クロックとすることを特徴とするＣＤＲ回路。
4. 請求項１、２又は３に記載のＣＤＲ回路において、
   前記ＰＬＬ回路がループフィルタを含み、該ループフィルタが、時定数の異なる複数のループフィルタで構成され、該複数のループフィルタの内の１つのループフィルタが第３のセレクタにより選択されることを特徴とするＣＤＲ回路。
   

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