JP5108036B2 - Ｃｄｒ回路 - Google Patents

Description

本発明は、入力データに対して位相同期したクロックを再生し、このクロックにより入力データのリタイミングを行うＣＤＲ回路に関するものである。

ＦＴＴＨ（Fiber To The Home）を実現する手段として開発が進められているＰＯＮ（Passive Optical Network）方式等では、バーストデータを扱う必要がある。これらのシステムにおいては、局側で非同期に受信するバーストデータに対して瞬時に位相同期を確立してクロックを抽出し、このクロックに同期してデータをリタイミングするＣＤＲ（Clock Data Recovery）回路が必須である。この種の回路は、例えば非特許文献１において参照できる。

図７はこのような用途に用いられるＣＤＲ回路の構成例を示している。メインＶＣＯ（Voltage Controlled Oscillator：電圧制御発振器）２０の入力端子２０ａに入力データ４が入力されると、メインＶＣＯ２０は、当該入力データ４のタイミング、つまり電圧値偏移点をトリガとしてその発振位相が入力データ４の位相と合うように調整される。位相を調整された発振信号は、入力データ４との位相が合った再生クロック７としてメインＶＣＯ２０から出力される。再生クロック７は、フリップフロップ（以下、Ｆ／Ｆとする）３のクロック端子３ｂに入力され、Ｆ／Ｆ３のデータ入力端子３ａに入力される入力データ４のリタイミングに使用される。これにより、Ｆ／Ｆ３の出力端子３ｃから再生データ６が出力される。

一方、メインＶＣＯ２０と同一構成のサブＶＣＯ１２が周波数比較器２と共にＰＬＬ（Phase-Locked Loop）を形成している。このサブＶＣＯ１２は、入力データ４のデータレートと等しい周波数の参照クロック５またはその周波数の整数分の１の周波数の参照クロック５と同じ周波数で発振している。周波数比較器２は、サブＶＣＯ１２の出力端子１２ｃから出力され入力端子２ｂに入力される信号の周波数と入力端子２ａに入力される参照クロック５の周波数とを比較し、サブＶＣＯ１２の出力信号の周波数が参照クロック５の周波数より高ければ、サブＶＣＯ１２の発振周波数を下げるように制御する制御信号８を出力し、サブＶＣＯ１２の出力信号の周波数が参照クロック５の周波数より低ければ、サブＶＣＯ１２の発振周波数を上げるように制御する制御信号８を出力する。周波数比較器２の出力端子２ｃから出力される制御信号８は、サブＶＣＯ１２の周波数制御端子１２ｂに供給されると同時に、メインＶＣＯ２０の周波数制御端子２０ｂにも供給される。これにより、サブＶＣＯ１２の出力端子１２ｃから出力される信号の周波数とメインＶＣＯ２０の出力端子２０ｃから出力される再生クロック７の周波数とが同じになるように制御される。

図７に示した従来構成によれば、入力データ４のデータレートとメインＶＣＯ２０から出力される再生クロック７の周波数とは常に一致しているので、入力データ４が入力された時にはメインＶＣＯ２０は位相だけ合わせれば良く、瞬時に入力データ４との同期を確立することが可能である。
しかしながら、図７に示した構成では、この瞬時応答特性と引き換えに出力波形品質が入力波形品質に大きく依存することになってしまう。つまり、入力データのジッタが大きい場合には、出力データのジッタも大きくなってしまうという問題点がある。

このような問題点を緩和できる手段として、非特許文献２において図８のような回路構成が提案されている。図８に示したＣＤＲ回路の構成は、図７に示したメインＶＣＯ２０を２つのＶＣＯ１１，１３の直列構成に変えて、ＶＣＯ１１の前にゲーティング回路１０を追加し、さらにＶＣＯ１１とＶＣＯ１３との間にバッファ増幅器１５を追加した構成となっている。

ゲーティング回路１０は、排他的論理和（ＸＯＲ）ゲートや論理積（ＡＮＤ）ゲートなどで構成され、入力端子１０ａに入力される入力データ４が「０」から「１」に立ち上がったときに立ち下がり、例えばＴ／２（Ｔは入力データ４の周期）後に立ち上がるパルスを出力する。ゲーティング回路１０の出力パルスは、出力端子１０ｃから出力され、ＶＣＯ１１の入力端子１１ａに入力される。

ＶＣＯ１１は、図７に示したメインＶＣＯ２０と同様に、周波数制御端子１１ｂに制御信号８が供給されることにより、参照クロック５と等しい周波数のクロックを出力する。このクロックの位相は、ゲーティング回路１０の出力パルスにより制御される。すなわち、ＶＣＯ１１は、ゲーティング回路１０の出力パルスが「０」のときはリセットされ「０」を出力し、ゲーティング回路１０の出力パルスが「１」になった途端に発振を始め、ゲーティング回路１０の出力パルスが「１」の間は発振を続ける。こうして、ＶＣＯ１１においては、出力クロックの位相が入力データ４の位相と合うように調整される。

ＶＣＯ１３は、ＶＣＯ１１と同様に、周波数制御端子１３ｂに制御信号８が供給されることにより、参照クロック５と等しい周波数のクロックを出力する。ＶＣＯ１１の出力端子１１ｃから出力されたクロックがバッファ増幅器１５を介してＶＣＯ１３の入力端子１３ａに入力されるため、ＶＣＯ１３から出力される再生クロック７の位相は、ＶＣＯ１１の出力クロックの位相と合うように（すなわち、入力データ４の位相と合うように）調整されるが、ＶＣＯ１１の影響が小さいことから、ＶＣＯ１１の出力クロックの位相に瞬時に追従することはない。したがって、入力データ４にジッタが存在する場合でも、このジッタの影響を受け難くなるので、再生クロック７のジッタを低減することができる。さらに、ＶＣＯ１１とＶＣＯ１３との間に、駆動力の弱いバッファ増幅器１５が挿入されているため、再生クロック７の位相に与えるＶＣＯ１１の影響がより小さくなっている。

その他の構成は、図７に示したＣＤＲ回路と同じである。図８に示した構成では、ジッタが大きな入力データ４が入力された場合においても、ＶＣＯ１３がクロック周波数近傍のみの周波数の信号を選択的に増幅する機能を有していることと、バッファ増幅器１５の利得を適当に設定することによりジッタの影響を低減できることから、入力データ４との位相同期を確保した上で再生クロック７のジッタをある程度低減することができる。その理由は、バッファ増幅器１５の利得を低減するに従い、ＶＣＯ１３の自走発振スペクトラム成分が支配的になっていき、入力データ４のジッタの影響を低減できるようになるためである。

Y.Ota，et al.，"High-speed，burst mode，packet-capable optical receiver and instantaneous clock recovery for optical bus operation"，J.Lightwave Technol.，vol.12，no.2，p.325-331，Feb.1994 J.Terada，et al.，"Jitter-reduction and pulse-width-distortion compensation circuits for a 10Gb/s burst-mode CDR circuit"，in 2009 IEEE International Solid-State Circuits Conference Digest，p.104-106，Feb.2009

図８に示した構成では、図７に示した構成と比較して入力データのジッタの影響を低減することができる。ただし、図８に示した構成では、ジッタを低減するためには、バッファ増幅器１５の結合度を弱めることが必要となる一方、安定的に位相同期を確保するためには、ある程度の結合度は必要になってしまうというトレードオフが生じる問題点がある。つまり、１つのバッファ増幅器１５のみを適用した構成においては、電源電圧変動や温度変動下において安定な位相同期を確保した上で、ジッタの大幅な低減を行うことができないという問題点があった。

本発明の目的は、上記従来の問題点を解決し、入力データに対する瞬時応答特性を備えかつジッタが大きな入力データが入力された時にも安定的な動作が可能でかつ出力ジッタを低減可能な小型低消費電力のＣＤＲ回路を提供することにある。

本発明のＣＤＲ回路は、入力データが遷移したときにパルスを出力するゲーティング回路と、このゲーティング回路の出力パルスのタイミングに合うように再生クロックの位相を調整することにより、前記入力データとタイミングの合った再生クロックを出力する第１の電圧制御発振器と、前記入力データのデータ識別を前記再生クロックに基づいて行うデータ識別回路と、前記ゲーティング回路の出力端子と前記第１の電圧制御発振器の入力端子との間に設けられた、ｍ個（ｍは正の整数）の第２の電圧制御発振器と、前記ゲーティング回路の出力端子と前記ｍ個の第２の電圧制御発振器のうち初段の電圧制御発振器の入力端子との間に設けられた、第１のバッファ増幅器または第１の減衰器と、前記ｍ個の第２の電圧制御発振器のうち１個の電圧制御発振器の後段に設けられた、第２のバッファ増幅器または第２の減衰器とを備えることを特徴とするものである。
また、本発明のＣＤＲ回路の１構成例において、前記ｍは２以上である。
また、本発明のＣＤＲ回路の１構成例は、さらに、第３のバッファ増幅器または第３の減衰器を備え、前記ｍは２以上であり、前記第３のバッファ増幅器または第３の減衰器は、前記第２のバッファ増幅器または第２の減衰器がその後段に接続された前記第２の電圧制御発振器とは異なる前記第２の電圧制御発振器の後段に設けられることを特徴とするものである。
また、本発明のＣＤＲ回路の１構成例は、さらに、第３のバッファ増幅器または第３の減衰器を備え、前記ｍは３以上であり、前記第３のバッファ増幅器または第３の減衰器は、前記第２のバッファ増幅器または第２の減衰器がその後段に接続された前記第２の電圧制御発振器とは異なる前記第２の電圧制御発振器の後段に設けられることを特徴とするものである。

また、本発明のＣＤＲ回路の１構成例は、さらに、第３の電圧制御発振器と、参照クロックと前記第３の電圧制御発振器の出力信号とを比較して周波数制御信号を前記第３の電圧制御発振器に供給する周波数比較器とを備え、前記周波数比較器は、前記周波数制御信号を、前記第１の電圧制御発振器と前記ｍ個の第２の電圧制御発振器のうち少なくとも１つにも供給することを特徴とするものである。
また、本発明のＣＤＲ回路の１構成例は、さらに、前記第３の電圧制御発振器の出力信号を１／ｎ（ｎは正の整数）に分周する分周器を備え、前記周波数比較器は、所望のデータレート周波数の１／ｎの周波数の前記参照クロックと前記分周器の出力とを比較して前記周波数制御信号を出力することを特徴とするものである。
また、本発明のＣＤＲ回路の１構成例において、前記バッファ増幅器または減衰器のうち少なくとも１つは、可変利得増幅器または可変減衰器である。
また、本発明のＣＤＲ回路の１構成例は、前記電圧制御発振器を全て同一構成としたことを特徴とするものである。
また、本発明のＣＤＲ回路の１構成例において、前記電圧制御発振器は、ゲーティッド電圧制御発振器である。

本発明によれば、入力データが遷移したときにパルスを出力するゲーティング回路と、ゲーティング回路の出力パルスのタイミングに合うように再生クロックの位相を調整することにより、入力データとタイミングの合った再生クロックを出力する第１の電圧制御発振器と、入力データのデータ識別を再生クロックに基づいて行うデータ識別回路とを設け、さらに、ゲーティング回路の出力端子と第１の電圧制御発振器の入力端子との間に、ｍ個（ｍは正の整数）の第２の電圧制御発振器を設け、ゲーティング回路の出力端子とｍ個の第２の電圧制御発振器のうち初段の電圧制御発振器の入力端子との間に、第１のバッファ増幅器または第１の減衰器を設け、ｍ個の第２の電圧制御発振器のうち１個の電圧制御発振器の後段に、第２のバッファ増幅器または第２の減衰器を設けることにより、ジッタの多い入力データが入力された場合でも、再生クロックのジッタを低減可能な高安定かつ位相同期確立時間の短いＣＤＲ回路を実現することができる。その結果、本発明では、ＣＤＲ回路を用いるＰＯＮシステムのデータ転送効率の向上およびダイナミックレンジの向上に寄与することができる。

また、本発明では、ｍを２以上とすることにより、再生クロックのジッタをより一層低減することが可能になる。

また、本発明では、第３のバッファ増幅器または第３の減衰器を設け、ｍを２以上とすることにより、再生クロックのジッタをより一層低減することが可能になる。

また、本発明では、第３のバッファ増幅器または第３の減衰器を設け、ｍを３以上とすることにより、再生クロックのジッタをより一層低減することが可能になる。

また、本発明では、第３の電圧制御発振器と周波数比較器とを用いて、周波数制御信号を、第１の電圧制御発振器とｍ個の第２の電圧制御発振器のうち少なくとも１つに供給する構成において、第３の電圧制御発振器の出力信号を１／ｎに分周する分周器を設けることにより、周波数比較器に要求される動作速度を緩和できるため、周波数比較器の消費電力を削減することができ、その結果としてＣＤＲ回路の消費電力を削減することができる。

また、本発明では、バッファ増幅器または減衰器のうち少なくとも１つを、可変利得増幅器または可変減衰器とすることにより、入力データの位相情報に対するＣＤＲ回路の応答時間とジッタの抑圧度とを個別に調整することができる。

本発明の第１の実施の形態に係るＣＤＲ回路の構成を示すブロック図である。 本発明の第１の実施の形態に係るＣＤＲ回路におけるＶＣＯの構成の１例を示す回路図である。 本発明の第２の実施の形態に係るＣＤＲ回路の構成を示すブロック図である。 本発明の第３の実施の形態に係るＣＤＲ回路の構成を示すブロック図である。 本発明の第４の実施の形態に係るＣＤＲ回路の構成を示すブロック図である。 本発明の第５の実施の形態に係るＣＤＲ回路の構成を示すブロック図である。 従来のＣＤＲ回路の構成を示すブロック図である。 従来の別のＣＤＲ回路の構成を示すブロック図である。

［第１の実施の形態］
以下、本発明の実施の形態について図面を参照して説明する。図１は本発明の第１の実施の形態に係るＣＤＲ回路の構成を示すブロック図である。本実施の形態のＣＤＲ回路は、周波数比較器２と、Ｆ／Ｆ３と、ゲーティング回路１０と、ＶＣＯ１１，１２，１３と、バッファ増幅器１６，１７とから構成される。図８に示した従来のＣＤＲ回路との相違は、ゲーティング回路１０の出力端子１０ｃとＶＣＯ１１の入力端子１１ａとの間にもバッファ増幅器１６を設けたことである。

ゲーティング回路１０は、入力データ４が「０」から「１」に遷移したときに、例えば幅がＴ／２（Ｔは入力データ４の周期）のパルスを出力する。あるいは、ゲーティング回路１０は、入力データ４が「１」から「０」に遷移したときにパルスを出力してもよい。こうして、ゲーティング回路１０は、入力データ４のエッジを検出し、エッジパルスを生成する。ゲーティング回路１０の出力パルスは、バッファ増幅器１６の入力端子に入力される。

ＶＣＯ１１の出力クロックの位相は、ゲーティング回路１０からバッファ増幅器１６を介して入力されるパルスにより制御される。すなわち、ＶＣＯ１１は、バッファ増幅器１６から例えば値が「０」のパルスが出力されたときはリセットされ「０」を出力し、パルスの出力が終了してバッファ増幅器１６の出力が「１」になった途端に発振を始め、バッファ増幅器１６の出力が「１」の間は発振を続ける。こうして、ＶＣＯ１１においては、出力クロックの位相が入力データ４の位相と合うように調整される。

ＶＣＯ１１の出力クロックは、出力端子１１ｃから出力され、バッファ増幅器１７を介してＶＣＯ１３の入力端子１３ａに入力される。したがって、ＶＣＯ１３から出力される再生クロック７の位相は、ＶＣＯ１１の出力クロックの位相と合うように（すなわち、入力データ４の位相と合うように）調整される。ここで、図８に示した従来例と同様に、バッファ増幅器１７を設けることにより、ＶＣＯ１３に入力されるクロックのジッタを低減することができるようになっている。なお、バッファ増幅器１７としては、好ましくはその駆動力がＶＣＯ１３の最終段のバッファ（後述する図２の例ではインバータ１３２）の駆動力よりも弱いものを用いればよい。

データ識別回路となるＦ／Ｆ３は、入力データ４を再生クロック７の所定のタイミング（例えば再生クロック７の立ち上がり）でリタイミングして、再生データ６を出力する。
一方、ＶＣＯ１２と周波数比較器２とは、周波数制御回路を構成しており、入力データ４のデータレートと等しい周波数の参照クロック５と同じ周波数で発振している。

周波数比較器２の出力端子２ｃから出力される制御信号８は、ＶＣＯ１２の周波数制御端子１２ｂに供給されると同時に、ＶＣＯ１１，１３の周波数制御端子１１ｂ，１３ｂにも供給される。ＶＣＯ１１、ＶＣＯ１３およびＶＣＯ１２は同じ回路構成であるため、同一の制御信号８が供給されると同一の周波数で発振する。したがって、ＶＣＯ１２の発振周波数と再生クロック７の周波数とが同じになるように制御される。このようなＶＣＯ１１，１２，１３は、好ましくは非特許文献２に開示されたゲーティッドＶＣＯで構成される。ＶＣＯ１１，１２，１３は、例えば多段の可変遅延インバータで構成される通常のリング発振回路中に、発振開始のタイミングを制御できるゲート回路を備えて構成される。

図２はＶＣＯ１１，１３の構成の１例を示す回路図である。ＶＣＯ１１は、一方の入力端子がＶＣＯ１１の入力端子１１ａに接続され、他方の入力端子にＶＣＯ１１の出力が入力されるＮＡＮＤ１１０と、ＮＡＮＤ１１０の出力を入力とするインバータ１１１と、インバータ１１１の出力を入力とし、出力端子がＶＣＯ１１の出力端子１１ｃに接続されたインバータ１１２と、一端がインバータ１１１の出力端子およびインバータ１１２の入力端子に接続され、容量制御端子（図示せず）がＶＣＯ１１の周波数制御端子１１ｂに接続された可変容量１１３とから構成される。

ＶＣＯ１３は、一方の入力端子がプルアップされ、他方の入力端子がＶＣＯ１３の入力端子１３ａおよび出力端子１３ｃに接続されたＮＡＮＤ１３０と、ＮＡＮＤ１３０の出力を入力とするインバータ１３１と、インバータ１３１の出力を入力とし、出力端子がＶＣＯ１３の出力端子１３ｃに接続されたインバータ１３２と、一端がインバータ１３１の出力端子およびインバータ１３２の入力端子に接続され、容量制御端子（図示せず）がＶＣＯ１３の周波数制御端子１３ｂに接続された可変容量１３３とから構成される。ＶＣＯ１３は、このようにＮＡＮＤ１３０の入力の一方にＶＣＯ１１から出力されるクロックとＶＣＯ１３自身の再生クロックが同時に入力されるように構成される。さらにＮＡＮＤ１３０からこの合成された信号が常時ＶＣＯ１３のコア（図２ではインバータ１３１とインバータ１３２）に入力されるように構成されている。この構成により、ＶＣＯ１３からはＶＣＯ１１の出力クロックに同期した再生クロック７、つまり入力データ４の位相と同期した再生クロック７が出力される。

ＶＣＯ１２もＶＣＯ１１，１３と同じ回路構成で実現できる。ただし、ＶＣＯ１２の場合、入力段のＮＡＮＤの一方の入力端子がプルアップされ、ＮＡＮＤの他方の入力端子にはＶＣＯ１２の出力クロックのみが入力されるようにしておけばよい。

図８に示した従来のＣＤＲ回路のように１個のバッファ増幅器１５を用いる場合には、バッファ増幅器１５の駆動力がＶＣＯ１３の最終段のバッファ（図２の例ではインバータ１３２）の駆動力よりも弱めれば弱めるほどジッタを低減することができる。しかし、バッファ増幅器１５の動作が電源電圧変動や環境温度変動などの外乱の影響を受けて不安定になることがあるので、電源電圧変動や環境温度変動があった場合でも安定的に位相同期を確保しようとすると、バッファ増幅器１５の駆動力をある程度以上に保たなければならない。その理由は、ジッタを抑圧するためにバッファ増幅器１５の駆動力を弱めすぎると、ＶＣＯ１３がフリーラン状態になり、入力データの位相情報がＶＣＯ１３に伝達されないためである。

これに対して、本実施の形態では、ジッタの多い入力データ４が入力された場合、ゲーティング回路１０から出力されるエッジパルスには従来例と同様にほぼそのままジッタが残ってしまうが、バッファ増幅器１６を設けることにより、ＶＣＯ１１へのジッタ伝達を低減することが可能になる。なお、バッファ増幅器１６としては、好ましくはその駆動力がＶＣＯ１１の最終段のバッファ（図２の例ではインバータ１１２）の駆動力よりも弱いものを用いればよい。したがって、ＶＣＯ１１に入力される時点でエッジパルスのジッタを低減することが可能になるので、バッファ増幅器１７の効果と合わせて図８に示した従来のＣＤＲ回路と比較して、ＶＣＯ１３から出力される再生クロック７のジッタを大幅に低減することが可能になる。ここで、バッファ増幅器１６，１７のそれぞれの駆動力をバッファ増幅器１５の駆動力の２倍程度にした場合、つまり、それぞれの減衰量をバッファ増幅器１５の半分程度にした場合でも、図８に示した従来のＣＤＲ回路とほぼ同等のジッタ抑圧効果を期待できる。このように、バッファ増幅器１６，１７の駆動力を増加させることができるため、電源電圧変動や環境温度変動があった場合でも、安定的に位相同期を確保できるマージンを増大させた上で、ジッタを低減することが可能になる。

なお、後述する第２の実施の形態のように、バッファ増幅器１６を減衰器に置き換えてもよい。受動素子で構成できる減衰器は、消費電力がゼロでかつ非常に小型に構成できるという利点がある。また、減衰器は減衰量を高精度に設定できるとともにバッファ増幅器と比較して高歩留まりであり、電源電圧や環境温度に対する減衰量の変動も小さいため、ＣＤＲ回路の一層の高安定動作を実現することができる。

［第２の実施の形態］
次に、本発明の第２の実施の形態について説明する。図３は本発明の第２の実施の形態に係るＣＤＲ回路の構成を示すブロック図であり、図１と同一の構成には同一の符号を付してある。本実施の形態は、第１の実施の形態の変形例であり、ゲーティング回路１０とＶＣＯ１１との間のバッファ増幅器１６を減衰器３０に置き換えたものである。

本実施の形態では、減衰器３０として、抵抗素子などの受動素子を用いている。受動素子で構成できる減衰器３０は、消費電力がゼロでかつ非常に小型に構成できるという利点がある。また、減衰器３０は減衰量を高精度に設定できるとともにバッファ増幅器と比較して高歩留まりであり、電源電圧や環境温度に対する減衰量の変動も小さいため、ＣＤＲ回路の一層の高安定動作を実現することができる。

［第３の実施の形態］
次に、本発明の第３の実施の形態について説明する。図４は本発明の第３の実施の形態に係るＣＤＲ回路の構成を示すブロック図であり、図１、図３と同一の構成には同一の符号を付してある。本実施の形態は、第１の実施の形態の別の変形例であり、ゲーティング回路１０とＶＣＯ１１との間のバッファ増幅器１６を減衰器３０に置き換えると共に、ＶＣＯ１１とＶＣＯ１３との間のバッファ増幅器１７を減衰器３１に置き換えたものである。これにより、本実施の形態では、第２の実施の形態と同様の効果を得ることができる。

なお、第２、第３の実施の形態に例示した減衰器３０，３１は、例えば可変抵抗素子などからなる可変減衰器であっても構わない。この場合、可変減衰器の減衰量を調整することにより、入力データ４の位相情報に対するＣＤＲ回路の応答時間とジッタの抑圧度とを個別に調整することができる。

また、第１〜第３の実施の形態において、後述する第４の実施の形態と同様に、ＶＣＯ１２の出力信号を１／ｎ（ｎは正の整数）に分周する分周器を設け、この分周器の出力を周波数比較器２の入力端子２ｂに入力する構成とし、入力データ４のデータレートの１／ｎの周波数の参照クロック５を使用するようにしてもよい。この場合、周波数比較器２に要求される動作速度を緩和できるため、周波数比較器２の消費電力を削減することができ、結果としてＣＤＲ回路の消費電力を削減することができる。

［第４の実施の形態］
次に、本発明の第４の実施の形態について説明する。図５は本発明の第４の実施の形態に係るＣＤＲ回路の構成を示すブロック図であり、図１、図３、図４と同一の構成には同一の符号を付してある。本実施の形態は、第１の実施の形態のＣＤＲ回路において、バッファ増幅器１６を取り除いた上で、ＶＣＯ１１とＶＣＯ１３との間にＶＣＯ１４を設け、ＶＣＯ１１の出力端子１１ｃとＶＣＯ１４の入力端子１４ａとの間に減衰器３２を設け、ＶＣＯ１４の出力端子１４ｃとＶＣＯ１３の入力端子１３ａとの間に減衰器３３を設け、さらにＶＣＯ１２の出力端子１２ｃと周波数比較器２の入力端子２ｂとの間に分周器２５を設けたものである。

本実施の形態では、２個の減衰器３２，３３を用いる構成なので、減衰器３２，３３のそれぞれの減衰量をバッファ増幅器１５の減衰量の１／２程度にした場合でも、図８に示した従来のＣＤＲ回路とほぼ同等のジッタ抑圧効果を期待できる。このように、バッファ増幅器１５と比較して減衰器３２，３３の減衰量を１／２程度に減らすことは、電源電圧変動や環境温度変動があった場合でも、安定的に位相同期を確保できるマージンを増大させることができることを意味する。

また、本実施の形態では、ＶＣＯ１２の出力信号を１／ｎに分周する分周器２５を設け、この分周器２５の出力を周波数比較器２の入力端子２ｂに入力する構成とし、入力データ４のデータレートの１／ｎの周波数の参照クロック５を使用する構成となっている。これにより、周波数比較器２に要求される動作速度を緩和できるため、周波数比較器２の消費電力を削減することができ、結果としてＣＤＲ回路の消費電力を削減することができる。

［第５の実施の形態］
次に、本発明の第５の実施の形態について説明する。図６は本発明の第５の実施の形態に係るＣＤＲ回路の構成を示すブロック図であり、図１、図３、図４、図５と同一の構成には同一の符号を付してある。本実施の形態は、第１の実施の形態のＣＤＲ回路においてＶＣＯ１１とＶＣＯ１３との間にＶＣＯ１４を設け、ＶＣＯ１１の出力端子１１ｃとＶＣＯ１４の入力端子１４ａとの間に減衰器３２を設け、ＶＣＯ１４の出力端子１４ｃとＶＣＯ１３の入力端子１３ａとの間に減衰器３３を設け、さらにＶＣＯ１２の出力端子１２ｃと周波数比較器２の入力端子２ｂとの間に分周器２５を設けたものである。

本実施の形態では、１個のバッファ増幅器１６と２個の減衰器３２，３３を用いる構成なので、バッファ増幅器１６および減衰器３２，３３のそれぞれの減衰量をバッファ増幅器１５の減衰量の１／３程度にした場合でも、図８に示した従来のＣＤＲ回路とほぼ同等のジッタ抑圧効果を期待できる。このように、バッファ増幅器１５と比較してバッファ増幅器１６および減衰器３２，３３の減衰量を１／３程度に減らすことは、電源電圧変動や環境温度変動があった場合でも、安定的に位相同期を確保できるマージンを増大させることができることを意味する。

また、本実施の形態では、ＶＣＯ１２の出力信号を１／ｎに分周する分周器２５を設け、この分周器２５の出力を周波数比較器２の入力端子２ｂに入力する構成とし、入力データ４のデータレートの１／ｎの周波数の参照クロック５を使用する構成となっている。これにより、周波数比較器２に要求される動作速度を緩和できるため、周波数比較器２の消費電力を削減することができ、結果としてＣＤＲ回路の消費電力を削減することができる。

なお、減衰器３２，３３の一方または両方をバッファ増幅器に置き換え、バッファ増幅器１６を減衰器に置き換えた構成であっても構わない。
また、第１〜第５の実施の形態に例示した減衰器、バッファ増幅器は、それぞれ可変減衰器、可変利得増幅器であっても構わない。
また、第５の実施の形態に限定されず、さらにバッファ増幅器または減衰器とＶＣＯとを縦続接続した構成であっても構わない。また、バッファ増幅器あるいは減衰器の一部を除去した構成であっても構わない。

本発明は、入力データに対して位相同期したクロックを再生し、このクロックにより入力データのリタイミングを行う技術に適用することができる。

２…周波数比較器、３…フリップフロップ、４…入力データ、５…参照クロック、６…再生データ、７…再生クロック、８…制御信号、１０…ゲーティング回路、１１，１２，１３，１４…ＶＣＯ、１６，１７…バッファ増幅器、２５…分周器、３０，３１，３２，３３…減衰器。

Claims (9)

1. 入力データが遷移したときにパルスを出力するゲーティング回路と、
   このゲーティング回路の出力パルスのタイミングに合うように再生クロックの位相を調整することにより、前記入力データとタイミングの合った再生クロックを出力する第１の電圧制御発振器と、
   前記入力データのデータ識別を前記再生クロックに基づいて行うデータ識別回路と、
   前記ゲーティング回路の出力端子と前記第１の電圧制御発振器の入力端子との間に設けられた、ｍ個（ｍは正の整数）の第２の電圧制御発振器と、
   前記ゲーティング回路の出力端子と前記ｍ個の第２の電圧制御発振器のうち初段の電圧制御発振器の入力端子との間に設けられた、第１のバッファ増幅器または第１の減衰器と、
   前記ｍ個の第２の電圧制御発振器のうち１個の電圧制御発振器の後段に設けられた、第２のバッファ増幅器または第２の減衰器とを備えることを特徴とするＣＤＲ回路。
2. 請求項１に記載のＣＤＲ回路において、
   前記ｍは２以上であることを特徴とするＣＤＲ回路。
3. 請求項２に記載のＣＤＲ回路において、
   さらに、第３のバッファ増幅器または第３の減衰器を備え、
   前記第３のバッファ増幅器または第３の減衰器は、前記第２のバッファ増幅器または第２の減衰器がその後段に接続された前記第２の電圧制御発振器とは異なる前記第２の電圧制御発振器の後段に設けられることを特徴とするＣＤＲ回路。
4. 請求項２に記載のＣＤＲ回路において、
   さらに、第３のバッファ増幅器または第３の減衰器を備え、
   前記ｍは３以上であり、前記第３のバッファ増幅器または第３の減衰器は、前記第２のバッファ増幅器または第２の減衰器がその後段に接続された前記第２の電圧制御発振器とは異なる前記第２の電圧制御発振器の後段に設けられることを特徴とするＣＤＲ回路。
5. 請求項１乃至４のいずれか１項に記載のＣＤＲ回路において、
   さらに、第３の電圧制御発振器と、
   参照クロックと前記第３の電圧制御発振器の出力信号とを比較して周波数制御信号を前記第３の電圧制御発振器に供給する周波数比較器とを備え、
   前記周波数比較器は、前記周波数制御信号を、前記第１の電圧制御発振器と前記ｍ個の第２の電圧制御発振器のうち少なくとも１つにも供給することを特徴とするＣＤＲ回路。
6. 請求項５に記載のＣＤＲ回路において、
   さらに、前記第３の電圧制御発振器の出力信号を１／ｎ（ｎは正の整数）に分周する分周器を備え、
   前記周波数比較器は、所望のデータレート周波数の１／ｎの周波数の前記参照クロックと前記分周器の出力とを比較して前記周波数制御信号を出力することを特徴とするＣＤＲ回路。
7. 請求項１乃至６のいずれか１項に記載のＣＤＲ回路において、
   前記バッファ増幅器または減衰器のうち少なくとも１つは、可変利得増幅器または可変減衰器であることを特徴とするＣＤＲ回路。
8. 請求項１乃至７のいずれか１項に記載のＣＤＲ回路において、
   前記電圧制御発振器を全て同一構成としたことを特徴とするＣＤＲ回路。
9. 請求項１乃至８のいずれか１項に記載のＣＤＲ回路において、
   前記電圧制御発振器は、ゲーティッド電圧制御発振器であることを特徴とするＣＤＲ回路。

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