CN101473537B

CN101473537B - Cdr电路

Info

Publication number: CN101473537B
Application number: CN2007800224246A
Authority: CN
Inventors: 寺田纯; 大友祐辅; 西村和好; 川村智明; 富樫稔; 岸根桂路
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 2006-06-29
Filing date: 2007-06-27
Publication date: 2012-07-04
Anticipated expiration: 2027-06-27
Also published as: JP2008011173A; CN101473537A

Abstract

通过使基准时钟(122)的相位与输入数据(120)相位相匹配，产生恢复时钟(123)，所述基准时钟(122)具有与输入数据(120)的数据速率频率相同的频率。利用恢复时钟(123)将输入数据(120)写入FIFO(101)。为了从FIFO(101)读出数据，令FIFO(101)使用与恢复时钟(123)异步的基准时钟(122)来输出恢复数据(121)。

Description

CDR电路

技术领域

本发明涉及CDR(时钟数据恢复)电路，该电路提取与输入数据同相的时钟，并基于所述时钟对输入数据进行重定时。

背景技术

在例如作为实现FTTH(光纤到户)的技术而开发的PON(无源光纤网络)系统中，处理突发数据是十分必要的。在这些系统中，CDR电路是必不可少的，所述CDR电路瞬时地建立与异步接收的突发数据的锁相，提取与突发数据同相的时钟，并输出与该时钟同步的重定时数据。例如，Yusuke Ota等的参考文献＂High-Speed，Burst-Mode，Packet-Capable OpticalReceiver and Instantaneous Clock Recovery for Optical Bus Operation＂，IEEEJournal of Lightwave Technology，Vol.12，No.2，pp.325-331，1994年2月中就公开了这种类型的电路。

图17示出了用于实现该应用目的的CDR电路200的配置示例。附图标记201表示触发器；202表示主VCO(压控振荡器)；203表示副VCO；204表示相位比较器。相位比较器204将频率同输入数据220的数据速率频率f1相同的基准时钟222与副VCO 203的振荡输出的相位进行比较，并输出使相位匹配的频率控制信号224。频率控制信号224被输入至主VCO 202和副VCO 203。因此，主VCO 202输出的恢复时钟223的频率与基准时钟222的频率相同。主VCO 202接收输入数据220，并以利用输入数据220的电压转换点作为触发对输入数据220进行调整，以使恢复时钟223的相位与数据220的相位匹配。与输入数据220同相的恢复时钟223用于对触发器201中的输入数据220进行重定时。利用固定延迟电路(未示出)调整输入至触发器201的数据220，以可靠地提取时钟。

发明内容

本发明要解决的问题

图17所示的CDR电路的配置使恢复时钟的相位同输入数据的相位匹配。因此，如果输入数据包含抖动(相位噪声)，恢复数据也将包含抖动。

本发明的目的在于，提供一种能够解决恢复数据中含有抖动这一问题的CDR电路。

解决问题的手段

根据本发明，提供了一种CDR电路，包括：恢复时钟发生电路，接收第一基准时钟，并产生与输入数据同相的恢复时钟，所述第一基准时钟具有与输入数据的数据速率频率相同的频率；以及数据写/读电路，使用恢复时钟作为写入时钟，写入输入数据，并使用频率与恢复时钟相同、但与恢复时钟异步的时钟作为读取时钟，读出输入数据。

发明的有益效果

如上所述，根据本发明，基于与输入数据同相的恢复时钟，将输入数据写入数据写/读电路。利用与恢复时钟异步的另一时钟从数据写/读电路读取数据。因此，从数据写/读电路输出的恢复数据决不会受到输入数据中抖动的影响。这样，本发明就可以解决恢复数据存在抖动的问题。

附图说明

图1是示出了根据本发明第一实施例的CDR电路的配置的框图；

图2是示出了根据本发明第二实施例的CDR电路的配置的框图；

图3是示出了根据本发明第三实施例的CDR电路的配置的框图；

图4是示出了根据本发明第四实施例的CDR电路的配置的框图；

图5是示出了根据本发明第五实施例的CDR电路的配置的框图；

图6是示出了根据本发明第六实施例的CDR电路的配置的框图；

图7是示出了根据本发明第七实施例的CDR电路的配置的框图；

图8是示出了根据本发明第八实施例的CDR电路的配置的框图；

图9是示出了根据本发明第九实施例的CDR电路的配置的框图；

图10是示出了根据本发明第十实施例的CDR电路的配置的框图；

图11是示出了根据本发明第十一实施例的CDR电路的配置的框图；

图12是示出了根据本发明第十二实施例的CDR电路的配置的框图；

图13是示出了根据本发明第十三实施例的CDR电路的配置的框图；

图14是示出了根据本发明第十四实施例的CDR电路的配置的框图；

图15是示出了根据本发明第十五实施例的CDR电路的配置的框图；

图16是示出了根据本发明第十六实施例的CDR电路的配置的框图；

以及

图17是示出了传统CDR电路的配置的框图。

具体实施方式

[第一实施例]

图1示出了根据本发明第一实施例的CDR电路100A的配置。参考图1，附图标记101表示FIFO(先入先出)102表示VCO；103表示频率比较器；120表示输入数据；121表示恢复数据；122表示基准时钟。VCO 102和频率比较器103形成了PLL(锁相环)电路和恢复时钟发生电路。FIFO 101形成了数据写/读电路。

基准时钟122的频率与输入数据120的数据速率频率相同。频率比较器103将基准时钟122的频率同来自VCO 102的输出时钟(恢复时钟)123进行比较。例如，频率比较器103将在每预定时间内对基准时钟122进行计数而得到的数量与在每预定时间内对来自VCO 102的恢复时钟123进行计数而得到的数量进行比较，并输出与计数差(频率差)相对应的频率控制信号124。

从数据输入端输入的数据120输入至FIFO 101和VCO 102。频率比较器103将VCO 102输出的恢复时钟123的频率同基准时钟122的频率进行比较，并将与频率差相对应的频率控制信号124输入至VCO 102的频率控制端。因此，VCO 102输出的恢复时钟123的频率等于基准时钟122的频率。将输入突发数据120输入至VCO 102的相位控制端。VCO 102利用数据220的电压转换点作为触发，进行调整，以使恢复时钟123的相位同数据120的相位匹配。与输入数据120同相的恢复时钟123用于将数据120写入FIFO 101。

另一方面，将基准时钟122直接作为读取时钟输入FIFO 101，而不进行相位调整。FIFO 101利用恢复时钟123存储输入数据120，并利用基准时钟122按输入顺序输出所存储的输入数据120。因此，FIFO 101输出的恢复数据121决不会受到输入数据120中包含的抖动的影响。

[第二实施例]

图2示出了根据本发明第二实施例的CDR电路100B的配置。在图2中，用与图1所用附图标记相同的附图标记表示与图1中的组成元件相同的组成元件。在该实施例中，将分频器104和105插入图1所示CDR电路100A中的频率比较器103的两个输入侧。新添加了相位比较器106和VCO 107，形成了PLL电路。还将分频器108和109插入相位比较器106的两个输入侧。附图标记125和126表示基准时钟。

为了产生向FIFO 101进行写入所用的恢复时钟123，使用基准时钟125。令f2表示基准时钟125的频率，f1表示FIFO 101的写入时钟的频率，n1表示分频器104的分频比，n2表示分频器105的分频比。分频比n1和n2被设置为满足

f2/n1＝f1/n2

因此，即使基准时钟125的频率不同于输入数据120的数据速率频率f1，来自VCO 102的恢复时钟123的频率也可以同频率f1匹配。换言之，可以根据所要使用的基准时钟125的频率来设置分频比n1和n2，以提高选择基准时钟125的自由度。在该实施例中，频率比较器103所需处理的频率是比较低的。这降低了频率比较器103的运行速度，因而可以节省电能。

另一方面，为了为FIFO 101产生读取时钟127，使用基准时钟126。相位比较器106输出与两个输入时钟间的相位差相对应的频率控制信号128。令f3表示基准时钟126的频率，f1表示读取时钟127的频率，n3表示分频器108的分频比，n4表示分频器109的分频比。分频比n3和n4被设置为满足

f3/n3＝f1/n4

因此，即使基准时钟126的频率不同于输入数据120的数据速率频率f1，来自VCO 107的输出时钟127的频率也可以同频率f1匹配。换言之，在这种情况下，同样可以根据所要使用的基准时钟126的频率来设置分频比n3和n4，以提高选择基准时钟126的自由度。在该实施例中，相位比较器106所需处理的频率是比较低的。这降低了相位比较器106的运行速度，因而可以节省电能。

FIFO 101利用来自VCO 102的恢复时钟123存储输入数据120，并利用来自VCO 107的恢复时钟127按输入顺序输出所存储的输入数据120。因此，FIFO 101输出的恢复数据121不包含抖动。

如果基准时钟125和126具有相同的频率，则可以使用公共时钟源。如果基准时钟125和126的频率与基准时钟122的频率相同，则分频器104和105被设置为具有相同的分频比，分频器108和109也被设置为具有相同的分频比。这使得有可能以较低的频率运行频率比较器103和相位比较器106，从而节省电能。在这种情况下，可以将分频器108和109省去。

[第三实施例]

图3示出了根据本发明第三实施例的CDR电路100C的配置。在图3中，用与图1所用附图标记相同的附图标记表示与图1中的组成元件相同的组成元件。附图标记110表示相位比较器111表示VCO。VCO 102、相位比较器110和VCO 111形成恢复时钟发生电路。

相位比较器110将来自VCO 111的输出时钟的相位同基准时钟122的相位进行比较。将表示比较结果的信号129作为频率控制信号输入VCO111，还将信号129作为频率控制信号输入VCO 102。

在该实施例中，由于使用了VCO 111，因此可以用常规相位比较器110代替图1所示CDR电路100A中的频率比较器103。该实施例的工作方式与图1所示的CDR电路的工作方式相同。即使输入数据120包含抖动，FIFO 101输出的恢复数据121也不包含抖动。

[第四实施例]

图4示出了根据本发明第四实施例的CDR电路100D的配置。在图4中，用与图3所用附图标记相同的附图标记表示与图3中的组成元件相同的组成元件。在该实施例中，将分频器104和105插入图3所示CDR电路100C中的相位比较器110的两个输入侧。新添加了相位比较器106和VCO 107，形成PLL电路。还将分频器108和109插入相位比较器106的两个输入侧。附图标记125和126表示基准时钟。

在该实施例中，同图2所示的CDR电路100B一样，根据基准时钟125的频率，设置分频器104和105的分频比n1和n2，从而提高了选择基准时钟125的自由度。此外，相位比较器110所需处理的频率是比较低的。这可以节省电能。类似地，根据基准时钟126的频率，设置分频比n3和n4，从而提高了选择基准时钟126的自由度。相位比较器106所需处理的频率是比较低的。这可以节省电能。即使输入数据120包含抖动，FIFO101输出的恢复数据121也不包含抖动。

[第五实施例]

图5示出了根据本发明第五实施例的CDR电路100E的配置。在图5中，用与图3所用附图标记相同的附图标记表示与图3中的组成元件相同的组成元件。在该实施例中，将来自VCO 111的输出时钟130而不是基准时钟122用作图3所示CDR电路100C中的FIFO 101的读取时钟。来自VCO 102的恢复时钟123受到输入数据120所含抖动的影响。然而，来自VCO 111的输出时钟130不受抖动的影响。因此，即使输入数据120包含抖动，FIFO 101输出的恢复数据121也不包含抖动。

[第六实施例]

图6示出了根据本发明第六实施例的CDR电路100F的配置。在图6中，用与图5所用附图标记相同的附图标记表示与图5中的组成元件相同的组成元件。在该实施例中，将分频器104和105插入图5所示CDR电路100F中的相位比较器110的两个输入侧。将基准时钟125输入分频器104。

在该实施例中，根据基准时钟125的频率，设置分频比n1和n2，从而提高了选择基准时钟125的自由度。此外，相位比较器110所需处理的频率是比较低的。这可以节省电能。即使输入数据120包含抖动，FIFO 101输出的恢复数据121也不包含抖动。

基准时钟125的频率可以同基准时钟122的频率相同。在这种情况下，分频器104和105被设置为具有相同的分频比。这使得有可能以较低的频率运行相位比较器106，从而节省电能。

[第七实施例]

图7示出了根据本发明第七实施例的CDR电路100G的配置。在图7中，用与图1所用附图标记相同的附图标记表示与图1中的组成元件相同的组成元件。在该实施例中，将由CR时间常数电路形成的复位信号发生电路112添加至图1所示的CDR电路100A。当在输入数据120中检测到在预设时间或更长时间内连续输入了相同的符号，或检测到连续输入了与预设数量或更大数量的比特相对应的相同符号时，复位信号发生电路112就将FIFO 101复位。当没有数据到达FIFO 101时，可以将FIFO 101复位。这可以防止FIFO 101溢出或者不足。

[第八实施例]

图8示出了根据本发明第八实施例的CDR电路100H的配置。在图8中，用与图3所用附图标记相同的附图标记表示与图3中的组成元件相同的组成元件。在该实施例中，将复位信号发生电路112添加至图3所示的CDR电路100C。复位信号发生电路112与参考图7描述的复位信号发生电路相同，并与以图7所示CDR电路100G相同的方式工作。

[第九实施例]

图9示出了根据本发明第九实施例的CDR电路100I的配置。在图9中，用与图5所用附图标记相同的附图标记表示与图5中的组成元件相同的组成元件。在该实施例中，将复位信号发生电路112添加至图5所示的CDR电路100E。复位信号发生电路112与参考图7描述的复位信号发生电路相同，并与以图7所示CDR电路100G相同的方式工作。

[第十实施例]

图10示出了根据本发明第十实施例的CDR电路100J的配置。在图10中，用与图1所用附图标记相同的附图标记表示与图1中的组成元件相同的组成元件。在该实施例中，将由计数器形成的复位信号发生电路113添加至图1所示的CDR电路100A。当在输入数据120中检测到在预设时间或更长时间内连续输入了相同的符号，或检测到连续输入了与预设数量或更大数量的比特相对应的相同符号，复位信号发生电路113就将FIFO101复位。当没有数据到达FIFO 101时，可以将FIFO 101复位。当使用FIFO 101的写入时钟123作为时钟，连续对相同符号进行计数达到预定数量时，复位信号发生电路113产生复位信号。

[第十一实施例]

图11示出了根据本发明第十一实施例的CDR电路100K的配置。在图11中，用与图3所用附图标记相同的附图标记表示与图3中的组成元件相同的组成元件。在该实施例中，将复位信号发生电路113添加至图3所示的CDR电路100C中。复位信号发生电路113与参考图10描述的复位信号发生电路相同，并与以图10所示CDR电路100J相同的方式工作。

[第十二实施例]

图12示出了根据本发明第十二实施例的CDR电路100L的配置。在图12中，用与图5所用附图标记相同的附图标记表示与图5中的组成元件相同的组成元件。在该实施例中，将复位信号发生电路113添加至图5所示的CDR电路100E中。复位信号发生电路113与参考图10描述的复位信号发生电路相同，并与以图10所示CDR电路100J相同的方式工作。

[第十三实施例]

图13示出了根据本发明第十三实施例的CDR电路100K的配置。在图13中，用与图1所用附图标记相同的附图标记表示与图1中的组成元件相同的组成元件。参考图13，附图标记101表示FIFO；102表示VCO；120表示输入数据；121表示恢复数据；122表示基准时钟；131表示PLL电路。VCO 102和PLL电路131形成恢复时钟发生电路。

PLL电路131包括：VCO 3、频率比较器4、电荷泵5、环路滤波器6、分频器7A和7B以及选择器8，其中VCO 3具有与VCO 102相同的电路配置。

在该实施例中，将来自VCO 3的输出信号输入至两个具有不同分频比的分频器7A和7B。选择器8根据切换信号134选择分频器7A和7B的输出之一，并将选定的信号输出至频率比较器4。

将输入数据120输入VCO 102和FIFO 101。VCO 102进行调整，使振荡波形的相位在输入数据120的电压值的转换定时处与输入数据120的相位匹配，从而恢复时钟123。将VCO 102输出的恢复时钟123输入FIFO 101。

同时，将对VCO 3的振荡时钟132的频率进行控制的控制信号133提供给VCO 102，以控制VCO 102和3，从而输出具有相同频率的振荡时钟123和132。通过分频器7A或7B对来自VCO 3的输出信号进行分频，并经由选择器8将分频的输出信号输入至频率比较器4。频率比较器4将基准时钟122的相位与从选择器8输入的信号的相位进行比较，并输出与相位差相对应的信号。电荷泵5输出与频率比较器4输出的信号相对应的电流。环路滤波器6根据电荷泵5的输出，确定频率控制信号133，以控制VCO 102和3。

如上所述，在该实施例中，使用了两个分频器7A和7B，并且通过选择器8切换这两个分频器由。在VCO 102和3可振荡的频率范围内，甚至可以对具有不同比特率的输入数据120进行重定时。换言之，根据该实施例，可以切换用于恢复FIFO 101中的输入数据120的恢复时钟123的频率。这使得可以恢复具有两种或更多不同比特率的输入数据120。在该实施例中，仅仅使用一个基准时钟122就足够了。在该实施例中，使用两个分频器7A和7B。然而，可以选择三个或更多个分频器。

[第十四实施例]

图14示出了根据本发明第十四实施例的CDR电路的配置。在图14中，用与图13所用附图标记相同的附图标记表示与图13中的组成元件相同的组成元件。参考图14，附图标记135表示PLL电路；7表示分频器；9表示基准时钟发生电路。在该实施例中，使用基准时钟发生电路9，基准时钟发生电路9接收基准时钟136，并根据设置信号137产生基准时钟122。基准时钟发生电路9将基准时钟122输入至频率比较器4和FIFO101。可以用整数型或分数型PLL电路实现基准时钟发生电路9。

如上所述，在该实施例中，基准时钟发生电路9产生具有期望频率的基准时钟122。在VCO 102和3可振荡的频率范围内，甚至可以对具有不同比特率的输入数据120进行重定时。在该实施例中，仅仅使用一个基准时钟122就足够了。此外，仅仅使用一个分频器就足够了。

[第十五实施例]

图15示出了根据本发明第十五实施例的CDR电路的配置。在图15中，用与图14所用附图标记相同的附图标记表示与图14中的组成元件相同的组成元件。参考图15，附图标记138表示PLL电路；10表示选择器。在该实施例中，使用两个基准时钟139和140。选择器10根据切换信号141选择基准时钟139和140中的一个，并将选定的时钟作为基准时钟122输入频率比较器4和FIFO 101。

如上所述，在该实施例中，使用了两个基准时钟139和140，并且这两个基准时钟由选择器10进行切换。在VCO 102和3可振荡的频率范围内，甚至可以对具有不同比特率的输入数据120进行重定时。此外，即使在IC开发后，也可以改变频率。在该实施例中，使用两个基准时钟139和140。然而，可以选择三个或更多个基准时钟。

[第十六实施例]

图16示出了根据本发明第十六实施例的CDR电路的配置。在图16中，用与图15所用附图标记相同的附图标记表示与图15中的组成元件相同的组成元件。参考图16，附图标记142表示PLL电路；11表示选择器。在该实施例中，将两个具有不同时间常数的环路滤波器6A和6B设置于第十五实施例的CDR电路的PLL电路中。选择器11根据切换信号143从来自环路滤波器6A和6B的输出信号中选择一个，并输出选定的信号作为频率控制信号133。

在该实施例中，两个环路滤波器6A和6B的配置和滤波常数是根据输入数据120的比特率或系统需求而确定的。根据输入数据120选择环路滤波器6A和6B之一。

切换环路滤波器的配置不仅适用于图15所示的CDR电路，还适用于参考图13至14描述的CDR电路。此外，在这种情况下，环路滤波器不局限于两个环路滤波器6A和6B。还可以选择三个或更多个环路滤波器。

上述第十三至第十五实施例还可以彼此组合。这可以使VCO 102和3振荡得到的时钟123和132的频率的种类更加多样。

工业实用性

本发明适用于提取与输入数据同相的时钟并基于该时钟对输入数据进行重定时的技术。

Claims

1.一种CDR电路，其特征在于，所述CDR电路包括：

恢复时钟发生电路，接收第一基准时钟，并产生与输入数据同相的恢复时钟，所述第一基准时钟具有与所述输入数据的数据速率频率相同的频率；以及

数据写/读电路，使用所述恢复时钟作为写入时钟，写入所述输入数据，并使用频率与所述恢复时钟相同但与所述恢复时钟异步的时钟作为读取时钟，读出输入数据。

2.根据权利要求1所述的CDR电路，其特征在于，所述数据写/读电路包括FIFO。

3.根据权利要求1所述的CDR电路，其特征在于，所述恢复时钟发生电路包括：

第一VCO，产生所述恢复时钟，所述第一VCO具有根据第一频率控制信号受到控制的振荡频率和在所述输入数据的电压转换点处受到控制的振荡相位；以及

频率比较器，将所述第一基准时钟的频率与所述恢复时钟的频率进行比较，并输出比较结果信号作为所述第一频率控制信号。

4.根据权利要求1所述的CDR电路，其特征在于，所述恢复时钟发生电路包括：

第二VCO，具有根据所述第一频率控制信号受到控制的振荡频率；以及

第一相位比较器，将所述第一基准时钟的相位与所述第二VCO的输出时钟的相位进行比较，并输出比较结果信号作为所述第一频率控制信号。

5.根据权利要求3所述的CDR电路，其特征在于，所述CDR电路还包括：

第一分频器，对第二基准时钟进行分频，并将所述第一基准时钟输入所述频率比较器，所述第二基准时钟具有与所述输入数据的数据速率频率相同或不同的频率；以及

第二分频器，被设置在所述第一VCO和所述频率比较器之间，对所述恢复时钟进行分频，并将分频后的恢复时钟输出至所述频率比较器。

6.根据权利要求4所述的CDR电路，其特征在于，所述CDR电路还包括：

第一分频器，对第二基准时钟进行分频，并将所述第一基准时钟输入所述第一相位比较器，所述第二基准时钟具有与所述输入数据的数据速率频率相同或不同的频率；以及

第二分频器，被设置在所述第二VCO和所述第一相位比较器之间，对所述第二VCO的输出进行分频，并将分频后的输出输出至所述第一相位比较器。

7.根据权利要求1所述的CDR电路，其特征在于，所述CDR电路还包括：复位信号发生电路，检测所述输入数据中连续出现的相同符号多于预定数量的比特，或者连续出现相同符号的时间大于预定时间，并将所述数据写/读电路复位。

8.根据权利要求1所述的CDR电路，其特征在于，所述数据写/读电路使用所述第一基准时钟作为读取时钟。

9.根据权利要求4所述的CDR电路，其特征在于，所述数据写/读电路使用所述第二VCO的输出时钟作为读取时钟。

10.根据权利要求3所述的CDR电路，其特征在于，所述CDR电路还包括：

第一分频器，对第二基准时钟进行分频，所述第二基准时钟具有与所述输入数据的数据速率频率相同或不同的频率；

第二VCO，输出振荡频率根据第二频率控制信号受到控制的输出时钟，作为所述数据写/读电路的读取时钟；

第二分频器，对所述第二VCO的输出时钟进行分频；以及

相位比较器，将从所述第一分频器输入的时钟的相位与从所述第二分频器输入的时钟的相位进行比较，并输出比较结果信号作为所述第二频率控制信号。

11.根据权利要求4所述的CDR电路，其特征在于，所述CDR电路还包括：

第三VCO，输出振荡频率根据第二频率控制信号受到控制的输出时钟，作为所述数据写/读电路的读取时钟；

第二分频器，对所述第三VCO的输出时钟进行分频；以及

第二相位比较器，将从所述第一分频器输入的时钟的相位与从所述第二分频器输入的时钟的相位进行比较，并输出比较结果信号作为所述第二频率控制信号。

12.根据权利要求1所述的CDR电路，其特征在于，所述恢复时钟发生电路包括：

第一VCO，产生所述恢复时钟，所述第一VCO具有根据频率控制信号受到控制的振荡频率和在所述输入数据的电压转换点处受到控制的振荡相位；以及

PLL电路，输出与所述第一基准时钟的频率相对应的频率控制信号；

所述PLL电路包括：

第二VCO，具有根据所述频率控制信号受到控制的振荡频率；

分频器，对所述第二VCO的输出时钟进行分频；

频率比较器，将所述第一基准时钟的频率与从所述分频器输入的时钟的频率进行比较；

电荷泵，根据所述频率比较器的比较结果信号，增大/减少输出电流量；

环路滤波器，通过对所述电荷泵的输出进行积分，产生所述频率控制信号；以及

可变电路，改变所述分频器的分频比和所述第一基准时钟的频率两者中的一个。

13.根据权利要求12所述的CDR电路，其特征在于，

所述分频器包括具有不同分频比的多个分频器，

所述可变电路包括：选择器，选择所述多个分频器中的一个，并将所选分频器的输出时钟输出至所述频率比较器。

14.根据权利要求12所述的CDR电路，其特征在于，所述可变电路包括：基准时钟发生电路，产生频率根据设置信号而被切换的时钟，并输出该时钟作为所述第一基准时钟。

15.根据权利要求12所述的CDR电路，其特征在于，所述可变电路包括：选择器，选择具有不同频率的多个时钟中的一个，并输出所选时钟作为所述第一基准时钟。

16.根据权利要求12所述的CDR电路，其特征在于，所述环路滤波器包括：多个具有不同时间常数的环路滤波器，并且所述PLL电路还包括：选择器，选择所述多个环路滤波器中的一个，并输出来自所述选定环路滤波器的输出，作为频率控制信号。