CN101867376B - 时钟同步电路 - Google Patents

Abstract

本发明公开了一种应用于高速并行数据串行化系统当中的时钟同步电路，包括一个延时链模块、延时链控制模块、采样模块和电平转换模块。以上模块在树结构并串转换电路和移位寄存器并串转换电路结合的高速并行数据串行化系统中形成一个可控的延时链回路，通过对CMOS Logical时钟电平的延时，达到两种不同电平时钟的同步。本发明与现有技术相比，延时是可控的，且大大节约了系统功耗。

Description

时钟同步电路

技术领域

本发明涉及数据传输领域，更具体的来讲，涉及高速并行数据串行化中的一种时钟同步的电路。

背景技术

目前，高速并行数据串行化技术主要有两种：树结构(Tree Architecture)和移位寄存器结构(Shift-Register Architecture)。树结构的单元电路为二到一的并串转换电路(MUX2:1)，随着并行数据位数的增加而所需的MUX2:1单元呈指数增加，这使得单纯采用树结构的并串转换电路变得规模庞大，会导致元器件体积过大何成本的过高。而移位寄存器由于其结构本身的缘故，其工作速度不会很高，使得只采用移位寄存器结构的并串转换电路速度较慢。又因为树结构的并行输入数据的位宽只能是2的指数(如8，16，64等)，而移位寄存器的并行输入数据的位宽相当灵活，可以是任何整数(如10，25，39等)。所以在高速并串转换电路中将两者结合成为必然的趋势，即在低速部分用移位寄存器结构而高速部分则用树形结构。在这两种相结合的技术中，高速部分(树结构)采用电流模逻辑电路(CML)，低速部分(移位寄存器结构)则采用CMOS静态逻辑电路(CMOS Logical)。这两种逻辑电路对应了两种不同电平的时钟：CML电平时钟和CMOS Logical电平时钟。由于CML电平为非满摆幅，CMOS Logical电平为满摆幅，所以时钟在CML电路和CMOS Logical电路之间要进行电平转换。

在移位寄存器结构和树结构的并串转换电路当中，时钟方向是从CML电路到CMOS Logical电路，而数据方向是从CMOS Logical电路到CML电路。时钟与数据不是同一方向，所以对数据与时钟之间的时序关系要求很严格。又因为CML电平到CMOS Logical电平转换电路有一定的延时，尤其在CML电路与CMOS Logical电路接口处，并且，这样的延时会随工艺、温度和电路(PVT)变化而变化，这就导致电流模逻辑电路采集数据的时钟与静态逻辑电路数据输出的时序不相匹配，最终导致数据不能被准确地采集。

为解决上面所述的问题，现行技术主要是在CML时钟上增加一定的延时，来平衡CML电平到CMOS Logical电平转换电路的延时，使时序满足要求，从而保证CML电路能准确地采到CMOS Logical电路送来的数据。然而，CML的延迟单元延时时间很短(如30ps)，而需要平衡的延时很大(如300ps)，这样就需要大量的延迟单元。而且所有CML电路的时钟均要增加相同的延时，这样就大大增加了系统的功耗(每个延迟单元电流200uA)。另外，当外界环境发生变化时，CML电平到CMOS Logical电平转换电路的延时也会发生变化，在CML的时钟上增加延时的方法，因为采用的是开环结构的无反馈回路，是不可控的，所以当需要平衡的电平转换延时变化超过一定的范围时，CML的延迟单元延时就无法满足平衡的要求，导致数据不能被准确采集。

发明内容

本发明所要解决的技术问题在于，提供一种可控的时钟延时回路，使高速并行数据串行化系统中的静态逻辑电路中送出数据的时钟与电流模逻辑电路中采集数据的时钟同步，并且不受外界环境(PVT)影响，功耗也显著降低。

为达到上述目的，本发明采用以下技术方案来实现：

一般高速并行数据串行化系统中包括移位寄存器结构的并串转换单元(以下称静态逻辑电路)、树形结构的并串转换单元(以下也称为电流模逻辑电路)、电平转换模块和分频器。N位并行数据经过移位寄存器并串转换电路，转换成为位数较少的并行数据，该并行数据被树形结构并串转换器采集并转换成为高速串行数据。CML电平的时钟信号经过分频，提供给树形结构并串转换器作为其时钟信号。CML电平的时钟信号经过电平转换，转换为CMOS Logical电平的时钟信号，并经过N分频，作为移位寄存器结构并串转换电路的时钟信号。

本发明在以上并串转换电路当中增加了一个可控的延时链回路，该回路包括一个延时链模块、电平转换模块、采样模块和延时链控制模块。该延时链回路是通过以下步骤实现时钟同步的：采样模块利用CML时钟采集静态逻辑电路输出数据的时钟，得到沿采样数据，将沿采样数据经过电平转换成为静态逻辑电平信号，延时链控制模块采集经过电平转换的沿采样数据，根据沿采样数据向延时链模块发出延时控制信号，延时链模块根据延时链控制模块的指令，对经过电平转换的时钟信号进行延时处理，并将处理后的时钟信号传送至静态逻辑并行数据串行化电路。

作为本发明的一种优选方案，静态逻辑电路为N到2的并串转换电路，电流模逻辑电路为2到1的并串转换电路。

作为本发明的一种优选方案，采样模块由一个CML的上升沿触发的D触发器构成。

作为本发明的一种优选方案，所述电平转换模块由一个比较器构成，其功能是将CML电平转换成CMOS Logical电平。

作为本发明的一种优选方案，所述延时链模块由一连串缓冲器和N个传输门组成，通过打开其中一个和关闭其他所有传输门来选择缓冲器链上的延时，从而达到延时的可控。

作为本发明的一种优选方案，一个缓冲器的延时为延时链模块的延时步进，一个传输门的延时为延时链模块的最小延时，一个传输门加上所有缓冲器的延时为延时链模块的最大延时。

作为本发明的一种优选方案，最大延时与最小延时之差必须大于所要被延时时钟的周期。

作为本发明的一种优选方案，延时链控制模块由一个N位的环形计数器构成，延时链控制模块的N位计数器与延时链模块的N个传输门一一对应，计数器某位为高电平时，与其对应的门电路为开。

作为本发明的一种优选方案，系统复位时，高脉冲出现在环形计数器的中间位置，若沿采样数据为1，增加延时链的延时，若沿采样数据为0，则减少延时链的延时，当沿采样数据出现1-0-1或0-1-0时，表明电流模逻辑和静态逻辑之间接口时钟上升沿已经对齐，且被锁住。

现行技术是在CML时钟上加延时即通过增加CML延时单元来达到系统中两种不同电平时钟的同步的，设每个CML延时单元的电流为200uA，延时为30ps，一般需要平衡的延时时间300ps，则需要在后续的2到一并串转换模块和输出同步模块的时钟上分别加10个CML延时单元，这样总电流就为200uA*10*2＝4mA。可以看出，现行技术中，所需要的功耗与需要平衡的时间成正比。而本专利中是在CMOS Logical时钟上加延时，增加可控的延时链。同样平衡300ps的时间，需增加一个CML的D触发器(400uA)，一个电平转换单元(100uA)，一个延时链(100uA)及延时链控制单元(50uA，可工作在低频下，进一步节约功耗)。总电流为400uA+100uA+100uA+50uA＝650uA。本发明所需要增加的功耗与现行技术所需要增加的功耗相比，其结果为：650uA/4mA＝0.1625，即仅为现有技术的16.25％.

此外，本发明中的延时链构成一个反馈回路，不受工艺、电压和温度的影响，比现有技术更加稳定。

本发明的延时是可控的，并且是在一个周期范围内可控，这样，即使待平衡的延时即使出现再大得变化，也可以得到有效平衡，弥补了现有技术在特殊情况下平衡不足的缺陷。

附图说明

下面结合附图和具体实施方式对本发明作进一步详细的说明。

图1是树形结构并串转换电路结构示意图。

图2是移位寄存器结构并串转换电路结构示意图。

图3树形结构并串转换电路和移位寄存器结构并串转换电路结合结构示意图。

图4是本发明实施例中带延时链回路的并串转换电路结构示意图。

图5是本发明实施例中延时链模块结构示意图。

图6是本发明实施例中延时链控制模块结构示意图。

图7是本发明实施例中沿采样时序图。

图8是本发明与现有技术对比图。

具体实施方式

图4是带延时链回路的并串转换电路结构示意图，可以解释本发明的应用，通过本发明的延时链回路可以达到时钟信号电平转换前后的同步，可靠性比现有技术增强并且更加节省功耗。图4所示的并串转换电路包括静态逻辑电路(移位寄存其结构的并串转换电路)、电流模逻辑电路(树形结构的并串转换电路)和延时链回路。延时链回路包括1个延时链模块、2个电平转换模块、一个采样模块、一个延时链控制模块。电流模逻辑电路所采用的时钟信号为CML电平时钟信号，该时钟信号经电平转换为CMOS Logical电平时钟并经过延时后被静态逻辑电路采用，由于电平转换造成的时钟信号延迟通过延时链模块得到平衡，最终得到的两个不同电平的时钟信号是同步的。

图5是延时链模块结构示意图，该模块功能是对进入延时链的时钟进行延时，且延时可控。延时链模块由一连串缓冲器和N个传输门构成。通过打开其中一个和关闭其它所有的传输门来选择缓冲器链上的时钟，从而达到可控的时钟延时。设从右向左延时渐渐变大，即最右端的传输门打开选择最小延时，最左端的传输门打开选择最大延时。一个传输门的延时为延时链模块的最小延时；一个缓冲器的延时为延时链模块的延时步进；一个传输门的延时加上所有缓冲器的延时为延时链模块的最大延时。为了能实现360度相位调整，延时链中时钟的最大延时与最小延时之差(即所有缓冲器的延时总和)必须大于所要被延时时钟的周期。

图6是延时链控制模块结构示意图，该模块功能是根据沿采样数据来调整延时链的延时，使电流模逻辑和静态逻辑之间接口时钟上升沿对齐。延时链控制模块由一个N位的环形计数器构成。N位数据中仅有一位是1(即高脉冲)，其他均为0。环形计数器的每位对应延时链模块相应的传输门，当计数器的某位为高电平时，相应的门电路为开，时钟电路就获得相应的延时。本模块根据沿采样数据来判断是加还是减(即左移还是右移)。系统复位后，高脉冲应出现在环形计数器的中间，若沿采样数据为1，则增加延时链的延时，高脉冲向左移动；反之减少延时链的延时，高脉冲向右移动，如图7所示。当沿采样数据出现1-0-1或0-1-0变化时，表明电流模逻辑和静态逻辑之间接口时钟上升沿已经对齐，且被锁住。

为了更好地描述本发明，图1显示了现有的属性结构的并串转换电路结构，图2显示了移位寄存其结构的并串转换电路结构，图3显示了移位寄存器加树形结构的并串转换电路结构。

Claims (10)

1.一种时钟同步电路，该电路应用于高速并行数据串行化系统，所述系统包括静态逻辑并行数据串行化电路、电流模逻辑并行数据串行化电路、电平转换电路和时钟分频电路，其工作原理是较多位数的并行数据首先经过静态逻辑并行数据串行化电路，再经过电流模逻辑串行化电路，最终转化为高速串行数据，其特征是在于：所述时钟同步电路包括一个可控的延时链回路，该延时链回路包括延时链模块、采样模块、电平转换模块和延时链控制模块，该延时链回路是通过以下步骤实现时钟同步的：

a.采样模块利用电流模逻辑电路CML时钟采集静态逻辑并行数据串行化电路输出数据的时钟，得到沿采样数据；

b.将沿采样数据经过电平转换成为静态逻辑电平信号；

c.延时链控制模块采集经过电平转换的沿采样数据，根据沿采样数据向延时链模块发出延时控制信号，

d.延时链模块根据延时链控制模块的指令，对经过电平转换的时钟信号进行延时处理，并将处理后的时钟信号传送至静态逻辑并行数据串行化电路。

2.根据权利要求1所述的时钟同步电路，其中a中所述的采样模块由一个CML电平的上升沿触发的D触发器构成。

3.根据权利要求1所述的时钟同步电路，其中所述电平转换模块由一个比较器构成，其功能是将CML电平转换成Logical电平。

4.根据权利要求1所述的时钟同步电路，其中所述延时链模块由一连串缓冲器和N个传输门组成，通过打开其中一个和关闭其他所有传输门来选择缓冲器链上的延时，从而达到延时的可控。

5.根据权利要求4所述的时钟同步电路，其中一个缓冲器的延时为延时链模块的延时步进，一个传输门的延时为延时链模块的最小延时，一个传输门加上所有缓冲器的延时为延时链模块的最大延时。

6.根据权利要求5所述的时钟同步电路，其中最大延时与最小延时之差必须大于所要被延时时钟的周期。

7.根据权利要求1至6中任一权利要求所述的时钟同步电路，其中延时链控制模块由一个N位的环形计数器构成。

8.根据权利要求7所述的时钟同步电路，其中延时链控制模块的N位计数器与延时链模块的N个传输门一一对应，计数器某位为高电平时，与其对应的门电路为开。

9.根据权利要求8所述的时钟同步电路，其中系统复位时，高脉冲出现在环形计数器的中间位置。

10.根据权利要求9所述的时钟同步电路,其中若沿采样数据为1，增加延时链的延时，若沿采样数据为0，则减少延时链的延时，当沿采样数据出现1-0-1或0-1-0时，表明电流模逻辑和静态逻辑之间接口时钟上升沿已经对齐，且被锁住。