CN107402597B - 一种数据与时钟对齐的方法、装置、介质及磁共振设备 - Google Patents
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Abstract
本发明实施例公开了一种数据与时钟对齐的方法、装置、介质及磁共振设备。该方法应用在两个射频脉冲发射的空闲时间间隔内，包括：接收数据同步时钟信号；根据第一时钟采集数据同步时钟信号，在每次采集之后将所述第一时钟延时一个时间步进，并根据延时后的时钟继续采集所述数据同步时钟信号，直到采集到至少一个周期的数据同步时钟信号；根据采集到的至少一个周期的数据同步时钟信号，确定延时值；根据所述延时值对第一时钟进行延时得到第二时钟，并根据第二时钟采集所述两个射频脉冲信号中的后一个。本技术方案能实现数据与时钟的动态对齐，提高对齐速度和输入数据率。
Description
技术领域
本发明实施例涉及数据处理技术，尤其涉及一种数据与时钟对齐的方法、装置、介质及磁共振设备。
背景技术
MR(Magnetic Resonance，核磁共振)设备通过发射射频脉冲，使得磁化的质子吸收射频能量产生MR信号，MR信号接收器接收MR信号，经处理，按一定数学方法重建生成MR图像。MR成像过程中，根据成像方法的需要，MR设备以一定的时间间隔产生多个射频脉冲信号。而在DAC(Digital to Analog Converter，数字模拟转换器)中，为了保证射频脉冲信号传输的正确性，需要保证射频脉冲信号与时钟实现对齐。射频脉冲信号即数据。数据与时钟对齐是指数据的有效窗口与时钟的变化位处于相同时刻。由于时钟延时和数据延时的存在，当时钟延时与数据延时的差值不为零时，时钟相对数据窗口漂移，导致数据与时钟无法对齐。
在现有技术中，DAC的数据与时钟的对齐是通过在调试过程中不断测试，找到一个合适的时钟延时，能够准确采集到DAC的数据，然后将这个延时固化下来。这种做法配置的延时参数在上电后就是固定的，而实际上数据与时钟的传输延时是受温度、电源电压等因素影响的，在温度和电源电压变化时时钟跳变沿与数据的有效窗口的相对位置将发生变化，无法保证数据传输的正确性。
发明内容
本发明实施例提供一种数据与时钟对齐的方法、装置、介质及磁共振设备，解决传统的数据与时钟的对齐方法中配置的延时参数在上电后就是固定的问题。
第一方面，本发明实施例提供了一种数据与时钟对齐的方法，应用在两个射频脉冲信号发射的空闲时间间隔内，该方法包括：
接收数据同步时钟信号；
根据第一时钟采集所述数据同步时钟信号，在每次采集之后将所述第一时钟延时一个时间步进，并根据延时后的时钟继续采集所述数据同步时钟信号，直到采集到至少一个周期的数据同步时钟信号；
根据所述采集到的至少一个周期的数据同步时钟信号，确定延时值；
根据所述延时值对所述第一时钟进行延时得到第二时钟，并根据所述第二时钟采集所述两个射频脉冲信号中的后一个。
进一步的，所述根据所述采集到的至少一个周期的数据同步时钟信号，确定延时值，包括：
根据所述采集到的至少一个周期的数据同步时钟信号，确定所述数据同步时钟信号中的平稳期；
获取平稳期中的某个点所对应的时间步进的个数，并根据所述平稳期中的某个点所对应的时间步进的个数和所述时间步进获取所述延时值。
进一步的，所述根据所述采集到的至少一个周期的数据同步时钟信号，确定延时值，包括：
根据所述采集到的至少一个周期的数据同步时钟信号，确定所述数据同步时钟信号中的平稳期；
选取宽度最大的最大平稳期的中点所对应的时间步进的个数，将所述时间步进乘以所述个数作为延时值。
进一步的，所述数据同步时钟信号由现场可编程门阵列模块根据第三时钟生成，所述根据第三时钟生成包括：
在所述第三时钟的上升沿输出1，下降沿输出0，生成所述数据同步时钟信号；
或在所述第三时钟的上升沿或下降沿交替输出1和0，生成所述数据同步时钟信号。
进一步的，所述采集到的一个周期的数据同步时钟信号的采样点数为n，所述平稳期包括：连续n/2-2到n/2+1中任意整数个高电平组成的高电平平稳期和/或连续n/2-2到n/2+1中任意整数个低电平组成的低电平平稳期；其中，n为整数。
第二方面，本发明实施例还提供了一种数据与时钟对齐的装置，应用在两个射频脉冲发射的空闲时间间隔内，该装置包括：
数据同步时钟信号接收模块，用于接收数据同步时钟信号；
数据同步时钟信号采集模块，用于根据第一时钟采集所述数据同步时钟信号，在每次采集之后将所述第一时钟延时一个时间步进，并根据延时后的时钟继续采集所述数据同步时钟信号，直到采集到至少一个周期的数据同步时钟信号；
延时值调整模块，用于根据所述采集到的至少一个周期的数据同步时钟信号，确定延时值；
采集模块，用于根据所述延时值对所述第一时钟进行延时得到第二时钟，并根据所述第二时钟采集所述两个射频脉冲信号中的后一个。
进一步的，所述延时值调整模块具体用于：
根据所述采集到的至少一个周期的数据同步时钟信号，确定所述数据同步时钟信号中的平稳期；
选取宽度最大的最大平稳期的中点所对应的时间步进的个数，将所述时间步进乘以所述个数作为延时值。
进一步的，所述数据同步时钟信号与所述射频脉冲信号同相。
第三方面，本发明实施例还提供了一种磁共振设备，该设备包括：
磁体；
一个或多个处理器；
存储装置，用于存储一个或多个程序，
当所述一个或多个程序被所述一个或多个处理器执行，使得所述一个或多个处理器实现如本发明任意实施例提供的数据与时钟对齐的方法。
第四方面，本发明实施例还提供了一种计算机可读存储介质，其上存储有计算机程序，该程序被处理器执行时实现如本发明任意实施例提供的数据与时钟对齐的方法。
本发明实施例通过在两个射频脉冲发射的空闲时间间隔内执行数据对齐的方法，保证了对齐过程在两个射频脉冲发射的空闲时间内，不影响数据的传送，实现了数据与时钟的动态对齐；并根据采集到的数据同步时钟信号确定延时值，根据第二时钟对射频脉冲信号进行采集，实现了数据与时钟的动态对齐，提高了数据传输效率；无需多次调试，提高了数据与时钟的对齐速度，有效克服了温度、电源电压等环境因素对于数据和时钟的传输延时的影响，保证了数据传输的正确性。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图做一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明实施例一提供的一种数据与时钟对齐的方法的流程示意图；
图2是本发明实施例一提供的射频脉冲发射期与空闲期的示意图；
图3是本发明实施例一提供的数据与时钟对齐中的各模块的连接示意图；
图4是本发明实施例一提供的数据采集示意图；
图5是本发明实施例一提供的数据窗口以及时钟受环境影响后的漂移的示意图；
图6是本发明实施例一提供的数据与时钟对齐的实现原理图；
图7是本发明实施例二提供的一种数据与时钟对齐的装置的结构示意图；
图8是本发明实施例三提供的一种设备的结构示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，以下将参照本发明实施例中的附图，通过实施方式清楚、完整地描述本发明的技术方案，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
实施例一
图1是本发明实施例一提供的一种数据与时钟对齐的方法的流程图。本实施例的技术方案可以适用于数据与时钟对齐的情况。该方法可以由本发明实施例提供的数据对齐的装置来执行，该装置可以采用软件和/或硬件的方式实现。如图1所示，该方法具体包括如下操作：
S110、接收数据同步时钟信号。
示例性地，所述数据同步时钟信号由现场可编程门阵列模块中的双沿数据输入输出单元根据第三时钟生成。
图2为射频脉冲发射期与空闲期的示意图。MR设备以一定时间间隔产生多个射频脉冲信号，两两射频脉冲信号发射的中间有一段空闲时间间隔。其中，射频脉冲信号的发射时间可以用发射期来表示，两两射频脉冲信号发射的中间的空闲时间间隔用空闲期表示。具体地，空闲期可以是相邻的两次脉冲发射信号中，当前射频脉冲信号发射结束的时间和后一次射频脉冲信号发射开始的时间之间的时间段。FPGA(Field Programmable GateArray，现场可编程门阵列模块)中的DDIO(Dual Data rate Input/Output，双沿数据输入输出单元)根据第三时钟生成数据同步时钟信号，在空闲期内对数据同步时钟信号进行采集，以此可以保证数据与时钟对齐的过程在两个射频脉冲信号发射的空闲时间间隔内，不影响数据的传输速度的同时，有效利用空闲时间间隔，提高对齐的效率，实现动态对齐。
图3为数据与时钟对齐中的各模块的连接示意图。外部时钟源2分配给FPGA1的时钟为Clock1，即第三时钟。分配给DAC5的时钟为Clock2，即第一时钟。Clock1与外部时钟源相比，会存在Δtclk1的延时，Clock2较外部时钟源2会存在Δtclk2的延时。其中，Δtclk1与Δtclk2可以相等，也可以不相等，具体大小可由外部时钟源2到FPGA1的连接结构以及外部时钟源2到DAC5的连接结构以及外部环境决定。FPGA1在Clock1下，通过DDIO3生成数据同步时钟信号dco。Clock2经过延时调整单元4之后被延时。DAC5中的触发器flipflop6通过延时Δt之后的Clock2对dco进行采集，每采集一个dco数据点，即将Clock2延时一个Δt。采集一个周期的dco共采集到n个数据点，则Clock2的延时值为n*Δt。将dco平稳期中间点对应的Clock2的延时值配置于延时调整单元。FPGA1在Clock1下，通过DDIO7生成射频脉冲信号data_in[0:15]，flipflop8通过延时之后的Clock2对射频脉冲信号data_in[0:15]进行采集并输出dac_output[0:15]，dac_output[0:15]经过数模转换后模拟输出。
其中，Δt为延时调整单元的延时步进，一般根据延时调整单元的出厂配置得到，不同厂家的延时调整单元的延时步进不同，取值在几十ps到几百ps不等。数据data_in[0:15]到flipflop6的延时分别记为Δt0，…，Δt15。其中，flipflop6可以是单沿触发器也可以是双沿触发器。DDIO3用于将数据转换为双沿输出。
图4为数据采集示意图。如图4所示，Δtd是数据延时的最大值与最小值的差值，Δtd＝max of(Δt0，Δt1，…，Δt15)-min of(Δt0，Δt1，…，Δt15)，Δtr为数据上升时间和数据下降时间中的较大值。由于Δtd与Δtr的存在，数据的窗口宽度Tdata越来越窄。T为DAC5的数据采集时钟周期，在上升沿来临时进行数据采集。那么可以准确采集到的窗口宽度为Tdata＝T-2*(Δtd+Δtr)。dco的数据窗口宽度Tdco＝T-2*Δtr。需要说明的是，本实施例中，dco信号与data_in[0:15]在不考虑数据同步时钟信号dco与射频脉冲信号data_in[0:15]的走线延时差异的话，两者的数据窗口是可以等同的，所述数据同步时钟信号dco与射频脉冲信号data_in[0:15]同相。同时如图5数据窗口以及时钟受环境影响后的漂移的示意图所示，受到DAC5的数据延时Δt[0:15]与时钟延时Δtclk2之间的差值的变化的影响，第一时钟clock2相对数据窗口会发生漂移，导致DAC5的数据与Clock2无法对齐。并且DAC5的数据延时Δt[0:15]与时钟延时Δtclk2是会受到温度影响的。因此，数据与时钟对齐非常必要。图6为数据与时钟对齐的实现原理图。在FPGA1中，通过DDIO3生成数据同步时钟信号dco，dco中的高电平根据第三时钟clock1的上升沿生成，dco中的低电平根据第三时钟clock1的下降沿生成。
S120、根据第一时钟采集所述数据同步时钟信号，在每次采集之后将所述第一时钟延时一个时间步进，并根据延时后的时钟继续采集所述数据同步时钟信号，直到采集到至少一个周期的数据同步时钟信号。
根据第一时钟Clock2对所述数据同步时钟信号进行采集，并在每次采集之后将所述时钟延时一个时间步进，以生成延时值，直到采集到至少一个周期的数据同步时钟信号。
根据延时调整单元的延时步进Δt和采集数据同步时钟信号的时钟周期T，可以确定一个周期中采集到的数据点数n＝T/Δt。若T/Δt为小数，则n取小于T/Δt的最大整数。每进行一次采集得到一个数据点，第二时钟延时一个Δt，直到采集到n个数据点，第二时钟延时n*Δt，采集结束。
具体地，根据第一时钟对所述数据同步时钟信号进行一次采集可包括：根据所述第一时钟的上升沿或下降沿对所述数据同步时钟信号进行一次采集。
S130、根据所述采集到的至少一个周期的数据同步时钟信号，确定延时值。
根据所述采集到的至少一个周期的数据同步时钟信号，确定延时值。示例性地，可以根据采集到的至少一个周期的数据同步时钟信号的任意一个平稳期的任意位置确定延时值。根据任意一个平稳期的任意位置确定延时值可以包括：获取平稳期中的某个点所对应的时间步进的个数，并根据所述平稳期中的某个点所对应的时间步进的个数和所述时间步进获取所述延时值。
优选地，所述根据所述采集到的至少一个周期的数据同步时钟信号，确定延时值可以包括：根据所述采集到的至少一个周期的数据同步时钟信号，确定所述数据同步时钟信号中的平稳期；选取宽度最大的最大平稳期的中点所对应的时间步进的个数，将所述时间步进乘以所述个数作为延时值。
本实施例中的平稳期，即指图6中数据同步时钟信号的窗口宽度Tdco。具体地，设采集到的一个周期的数据同步时钟信号的采样点数为n，所述平稳期包括：连续n/2-2到n/2+1中任意整数个高电平组成的高电平平稳期和/或连续n/2-2到n/2+1中任意整数个低电平组成的低电平平稳期，其中n为整数。
示例性地，设数据同步时钟信号的时钟周期T＝2ns，延时步进Δt＝160ps，由于T/Δt＝12.5，即第13个点为下一个周期中的数据点，所以采样点数为12可以采集到一个时钟周期的数据同步时钟信号。此时，采用上述技术方案可知，平稳期为连续4到7中任意整数个高电平组成的高电平平稳期和/或连续4到7中任意整数个低电平组成的低电平平稳期。其中，高电平平稳期和低电平平稳期例如可以是：1111 1000 0000，1111 1100 0000，11111110 0000，1111 1101 0000，1111 1010 0000，1111 0100 0000，0111 1000 0001，11111000 0010，1111 1100 0010，0111 0100 0001，0111 1010 0001，和1111 1010 0010。用语句寻找与上述电平一致的电平，即找到了高电平平稳期或低电平平稳期。由于处在上升阶段和下降阶段中的数据的电平不能确定是高电平还是低电平，所以上升阶段和下降阶段可视为数据的亚稳态。而上述方法采用高电平平稳期和低电平平稳期的数据，因此相当于舍弃了亚稳态数据，即排除了亚稳态数据。
由上述技术方案可知，对于数据同步时钟信号，一个周期中的数据点数为n，宽度最大的最大平台期即数据点数最多的平台期。设最大平稳期有n1个数据点，则最大平稳期的中点对应的时间步进的个数乘以时间步进可以作为时钟的延时值。即n1个数据点中处于中间位置的数据点对应的延时步进的个数，若n1为奇数，则处于中间位置的数据点有1个，则确定的延时值为这一数据点对应的延时步进个数乘以延时步进；若n1为偶数，则处于中间位置的数据点有2个，则确定的延时值可以为这2个数据点中任意一个数据点对应的延时步进个数乘以延时步进，也可以为这2个数据点的延时步进个数乘以延时步进的均值。
另外，延时值还可以根据下述方法计算得到：采集一个周期的dco，共采集到n个数据点，将采集到的dco左移m(m<＝n)次，以得到满足高电平平稳期或低电平平稳期的波形。如果m/n>＝3/4则Clock2的延时值x为(m-n*3/4)，否则Clock2的延时值x为(m+n*1/4)。将x这一延时值配置于延时调整单元。
S140、根据所述延时值对所述第一时钟进行延时得到第二时钟，并根据所述第二时钟采集所述两个射频脉冲信号中的后一个。
根据所述最大平稳期的中点所对应的延时值对所述时钟进行延时，以使得数字模拟转换器能够采集到所述两个射频脉冲信号中的后一个。
由于dco和射频脉冲信号data_in[0:15]均由FPGA根据Clock1生成，所以dco可以反映射频脉冲信号。当第一时钟延时最大平稳期的中点对应的延时值之后，得到第二时钟。第二时钟对应dco的宽平稳期的中点，则第二时钟对应射频脉冲信号的宽平稳期的中点，即对射频脉冲信号的采集从有效的数据位开始，即保证了第二时钟与下一次接收的射频脉冲信号实现了对齐，DAC根据第二时钟可以完整采集到射频脉冲信号，使得每个周期的射频脉冲信号可以用更多个点去描述，提高射频信号脉冲的质量。
本发明实施例通过在两个射频脉冲发射的空闲时间间隔内执行数据对齐的方法，保证了对齐过程在两个射频脉冲发射的空闲时间内，不影响数据的传送，实现了数据与时钟的动态对齐；并根据采集到的数据同步时钟信号确定延时值，根据第二时钟对射频脉冲信号进行采集，实现了数据与时钟的对齐，提高了输入数据率；无需多次调试，提高了数据与时钟的对齐速度和对齐精度。
在本实施例的另一优选实施方式中，数据同步时钟信号还可以由现场可编程门阵列模块中的双沿数据输入输出单元根据第三时钟的上升沿输出1，下降沿输出0或第三时钟的上升沿或下降沿交替输出1和0而生成。此时数据同步时钟信号为单沿数据，需要将FPGA中的DDIO更换为触发器flipflop；数据同步时钟信号的周期为时钟的两倍，采集一个周期的数据同步时钟信号即采集两个时钟的周期的数据同步时钟信号；需要相应修改判定平台期语句中的seek_data的位宽及判定值。
实施例二
图7是本发明实施例二提供的一种数据与时钟对齐的装置的结构框图。该装置用于执行上述任意实施例所提供的一种数据与时钟对齐的方法。该装置应用在两个射频脉冲发射的空闲时间间隔内，包括：
数据同步时钟信号接收模块210，用于接收数据同步时钟信号；
数据同步时钟信号采集模块220，用于根据第一时钟采集所述数据同步时钟信号，在每次采集之后将所述第一时钟延时一个时间步进，并根据延时后的时钟继续采集所述数据同步时钟信号，直到采集到一个周期的数据同步时钟信号；
延时值调整模块230，用于根据所述采集到的至少一个周期的数据同步时钟信号，确定延时值；
采集模块240，用于根据所述延时值对所述第一时钟进行延时得到第二时钟，并根据所述第二时钟采集所述两个射频脉冲信号中的后一个。
本实施例提供的数据对齐的装置保证了对齐过程在两个射频脉冲发射的空闲时间内，不影响数据的传送，实现了数据与时钟的动态对齐；提高了输入数据率；无需多次调试，提高了数据与时钟的对齐速度。
进一步的，所述延时值调整模块具体用于：
根据所述采集到的至少一个周期的数据同步时钟信号，确定所述数据同步时钟信号中的平稳期；
获取平稳期中的某个点所对应的时间步进的个数，并根据所述平稳期中的某个点所对应的时间步进的个数和所述时间步进获取所述延时值。
进一步的，所述延时值调整模块具体用于：
根据所述采集到的至少一个周期的数据同步时钟信号，确定所述数据同步时钟信号中的平稳期；
选取宽度最大的最大平稳期的中点所对应的时间步进的个数，将所述时间步进乘以所述个数作为延时值。
进一步的，所述数据同步时钟信号与所述射频脉冲信号同相。
进一步的，所述数据同步时钟信号采集模块具体用于：
根据所述时钟的上升沿或下降沿对所述数据同步时钟信号进行采集。
进一步的，所述数据同步时钟信号由现场可编程门阵列模块根据第三时钟生成，所述根据第三时钟生成包括：
在所述第三时钟的上升沿输出1，下降沿输出0，生成所述数据同步时钟信号；
或在所述第三时钟的上升沿或下降沿交替输出1和0，生成所述数据同步时钟信号。
进一步的，所述采集到的一个周期的数据同步时钟信号的采样点数为n，所述平稳期包括：连续n/2-2到n/2+1中任意整数个高电平组成的高电平平稳期和/或连续n/2-2到n/2+1中任意整数个低电平组成的低电平平稳期，其中，n为整数。
本发明实施例二提供的数据与时钟对齐的装置，实现了数据与时钟的动态对齐，提高了对齐速度和输入数据率。
本发明实施例所提供的数据与时钟对齐的装置可执行本发明任意实施例所提供的数据与时钟对齐的方法，具备执行方法相应的功能模块和有益效果。
实施例三
图8为本发明实施例三提供的一种磁共振设备的结构示意图，如图8所示，该设备包括磁体，磁体未在图中画出，处理器30、存储器31、输入装置32和输出装置33；设备中处理器30的数量可以是一个或多个，图8中以一个处理器30为例；设备中的处理器30、存储器31、输入装置32和输出装置33可以通过总线或其他方式连接，图8中以通过总线连接为例。
存储器31作为一种计算机可读存储介质，可用于存储软件程序、计算机可执行程序以及模块，如本发明实施例中的数据对齐方法对应的数据同步时钟信号接收模块210、数据同步时钟信号采集模块220、延时值调整模块230和采集模块240。处理器30通过运行存储在存储器31中的软件程序、指令以及模块，从而执行设备的各种功能应用以及数据处理，即实现上述数据与时钟对齐的方法。
存储器31可主要包括存储程序区和存储数据区，其中，存储程序区可存储操作系统、至少一个功能所需的应用程序；存储数据区可存储根据终端的使用所创建的数据等。此外，存储器31可以包括高速随机存取存储器，还可以包括非易失性存储器，例如至少一个磁盘存储器件、闪存器件、或其他非易失性固态存储器件。在一些实例中，存储器31可进一步包括相对于处理器30远程设置的存储器，这些远程存储器可以通过网络连接至设备。上述网络的实例包括但不限于互联网、企业内部网、局域网、移动通信网及其组合。
输入装置32可用于接收输入的数字或字符信息，以及产生与设备/终端/服务器的用户设置以及功能控制有关的键信号输入。输出装置33可包括显示屏等显示设备。
实施例四
本发明实施例四还提供一种包含计算机可执行指令的存储介质，所述计算机可执行指令在由计算机处理器执行时用于执行一种数据与时钟对齐的方法，该方法应用在两个射频脉冲信号发射的空闲时间间隔内，包括：
接收数据同步时钟信号；
根据第一时钟采集所述数据同步时钟信号，在每次采集之后将所述第一时钟延时一个时间步进，并根据延时后的时钟继续采集所述数据同步时钟信号，直到采集到至少一个周期的数据同步时钟信号；
根据所述采集到的至少一个周期的数据同步时钟信号，确定延时值；
根据所述延时值对所述第一时钟进行延时得到第二时钟，并根据所述第二时钟采集所述两个射频脉冲信号中的后一个。
当然，本发明实施例所提供的一种包含计算机可执行指令的存储介质，其计算机可执行指令不限于如上所述的方法操作，还可以执行本发明任意实施例所提供的数据与时钟对齐的方法中的相关操作。
通过以上关于实施方式的描述，所属领域的技术人员可以清楚地了解到，本发明可借助软件及必需的通用硬件来实现，当然也可以通过硬件实现，但很多情况下前者是更佳的实施方式。基于这样的理解，本发明的技术方案本质上或者说对现有技术做出贡献的部分可以以软件产品的形式体现出来，该计算机软件产品可以存储在计算机可读存储介质中，如计算机的软盘、只读存储器(Read-Only Memory,ROM)、随机存取存储器(RandomAccess Memory,RAM)、闪存(FLASH)、硬盘或光盘等，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行本发明各个实施例所述的方法。
值得注意的是，上述权限操作的执行装置的实施例中，所包括的各个单元和模块只是按照功能逻辑进行划分的，但并不局限于上述的划分，只要能够实现相应的功能即可；另外，各功能单元的具体名称也只是为了便于相互区分，并不用于限制本发明的保护范围。
注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。
Claims (8)
1.一种数据与时钟对齐的方法，其特征在于，应用在两个射频脉冲信号发射的空闲时间间隔内，所述方法包括：
接收数据同步时钟信号；
根据第一时钟采集所述数据同步时钟信号，在每次采集之后将所述第一时钟延时一个时间步进，并根据延时后的时钟继续采集所述数据同步时钟信号，直到采集到至少一个周期的数据同步时钟信号；
根据采集到的所述至少一个周期的数据同步时钟信号，确定延时值；
根据所述延时值对所述第一时钟进行延时得到第二时钟，并根据所述第二时钟采集所述两个射频脉冲信号中的后一个；
其中，所述根据所述采集到的至少一个周期的数据同步时钟信号，确定延时值，包括：
根据所述采集到的至少一个周期的数据同步时钟信号，确定所述数据同步时钟信号中的平稳期；
获取平稳期中的某个点所对应的时间步进的个数，并根据所述平稳期中的某个点所对应的时间步进的个数和所述时间步进获取所述延时值；
其中，外部时钟源分配给现场可编程门阵列模块的时钟为Clock1，现场可编程门阵列模块在Clock1下，通过双沿数据输入输出单元生成两个射频脉冲信号。
2.根据权利要求1所述的方法，其特征在于，所述获取平稳期中的某个点所对应的时间步进的个数，并根据所述平稳期中的某个点所对应的时间步进的个数和所述时间步进获取所述延时值，包括：
获取宽度最大的最大平稳期的中点所对应的时间步进的个数，将所述时间步进乘以所述个数作为延时值。
3.根据权利要求1所述的方法，其特征在于，所述数据同步时钟信号由现场可编程门阵列模块根据第三时钟生成，所述根据第三时钟生成包括：
在所述第三时钟的上升沿输出1，下降沿输出0，生成所述数据同步时钟信号；
或在所述第三时钟的上升沿或下降沿交替输出1和0，生成所述数据同步时钟信号。
4.根据权利要求1或2所述的方法，其特征在于，采集到一个周期的数据同步时钟信号的采样点数为n，所述平稳期包括：连续n/2-2到n/2+1中任意整数个高电平组成的高电平平稳期和/或连续n/2-2到n/2+1中任意整数个低电平组成的低电平平稳期；其中，n为整数。
5.一种数据与时钟对齐的装置，其特征在于，应用在两个射频脉冲信号发射的空闲时间间隔内，包括：
数据同步时钟信号接收模块，用于接收数据同步时钟信号；
数据同步时钟信号采集模块，用于根据第一时钟采集所述数据同步时钟信号，在每次采集之后将所述第一时钟延时一个时间步进，并根据延时后的时钟继续采集所述数据同步时钟信号，直到采集到至少一个周期的数据同步时钟信号；
延时调整模块，用于根据采集到的所述至少一个周期的数据同步时钟信号，确定延时值；
采集模块，用于根据所述延时值对所述第一时钟进行延时得到第二时钟，并根据所述第二时钟采集所述两个射频脉冲信号中的后一个；
其中，所述延时值调整模块具体用于：
根据所述采集到的至少一个周期的数据同步时钟信号，确定所述数据同步时钟信号中的平稳期；
选取宽度最大的最大平稳期的中点所对应的时间步进的个数，将所述时间步进乘以所述个数作为延时值；
其中，外部时钟源分配给现场可编程门阵列模块的时钟为Clock1，现场可编程门阵列模块在Clock1下，通过双沿数据输入输出单元生成两个射频脉冲信号。
6.根据权利要求5所述的装置，其特征在于，所述数据同步时钟信号与所述射频脉冲信号同相。
7.一种磁共振设备，其特征在于，包括：
磁体；
一个或多个处理器；
存储装置，用于存储一个或多个程序，
当所述一个或多个程序被所述一个或多个处理器执行，使得所述一个或多个处理器实现如权利要求1-4中任一所述的数据与时钟对齐的方法。
8.一种计算机可读存储介质，其上存储有计算机程序，其特征在于，该程序被处理器执行时实现如权利要求1-4任一所述的数据与时钟对齐的方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201710637925.0A CN107402597B (zh) | 2017-07-31 | 2017-07-31 | 一种数据与时钟对齐的方法、装置、介质及磁共振设备 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201710637925.0A CN107402597B (zh) | 2017-07-31 | 2017-07-31 | 一种数据与时钟对齐的方法、装置、介质及磁共振设备 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN107402597A CN107402597A (zh) | 2017-11-28 |
| CN107402597B true CN107402597B (zh) | 2020-09-11 |
Family
ID=60401228
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201710637925.0A Active CN107402597B (zh) | 2017-07-31 | 2017-07-31 | 一种数据与时钟对齐的方法、装置、介质及磁共振设备 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN107402597B (zh) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109902037B (zh) * | 2019-02-01 | 2021-09-28 | 京微齐力(北京)科技有限公司 | 连接不同时钟域下的fpga和人工智能模块的系统芯片 |
| CN111190540B (zh) * | 2019-12-25 | 2021-06-04 | 晶晨半导体(上海)股份有限公司 | 内存接口写入均衡的控制方法及装置 |
| CN112306919A (zh) * | 2020-09-24 | 2021-02-02 | 济南浪潮高新科技投资发展有限公司 | 一种基于fpga的数据对齐方法、装置、设备及介质 |
| CN114035538B (zh) * | 2021-10-25 | 2022-11-29 | 武汉亚为技术有限责任公司 | 一种基于LabVIEW的多路异构信号同步采集方法 |
| CN114827173B (zh) * | 2022-04-20 | 2023-10-10 | 美的集团(上海)有限公司 | 数据同步系统、方法、装置、设备及存储介质 |
| CN115102682B (zh) * | 2022-06-17 | 2023-12-29 | 万东百胜(苏州)医疗科技有限公司 | 一种用于超声系统的adc自动同步方法及设备 |
| WO2024032432A1 (zh) * | 2022-08-08 | 2024-02-15 | 深圳市恒运昌真空技术有限公司 | 一种射频电源信号采集方法及装置 |
| CN115493800B (zh) * | 2022-11-17 | 2023-02-28 | 中国空气动力研究与发展中心高速空气动力研究所 | 稳态压力与脉动压力数据同步并行采集系统及应用方法 |
| CN116954306B (zh) * | 2023-09-20 | 2024-01-02 | 芯动微电子科技(珠海)有限公司 | 一种时钟移相方法和装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6963991B2 (en) * | 2002-05-31 | 2005-11-08 | Intel Corporation | Synchronizing and aligning differing clock domains |
| CN101867376B (zh) * | 2009-04-17 | 2014-08-27 | 苏州亮智科技有限公司 | 时钟同步电路 |
| KR101003155B1 (ko) * | 2009-06-29 | 2010-12-22 | 한양대학교 산학협력단 | 반도체 메모리 장치의 데이터 정렬 회로 및 방법 |
| US8850258B2 (en) * | 2012-06-20 | 2014-09-30 | Intel Corporation | Calibration for source-synchronous high frequency bus synchronization schemes |
| CN105411588B (zh) * | 2015-10-29 | 2018-05-04 | 上海联影医疗科技有限公司 | Mri设备的安全监控装置及方法 |
-
2017
- 2017-07-31 CN CN201710637925.0A patent/CN107402597B/zh active Active
Also Published As
| Publication number | Publication date |
|---|---|
| CN107402597A (zh) | 2017-11-28 |
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| SE01 | Entry into force of request for substantive examination | ||
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