JP5879372B2 - 信号解析装置および信号解析方法 - Google Patents
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Description
遅延用ラッチ素子群が設けられることにより、トリガ信号の立上がりの純度に起因する、判定部の判定誤差の発生を抑えることができる。さらに、デバイスのセットアップタイムおよびホールドタイムによる判定誤差を抑えることができる。
これにより、本来検出されるべきでない、最小桁側から最大桁までの間に2回以上変動する値を、本来検出すべき値に置き換えて、その検出された値を所定の許容誤差範囲内の値とすることができる。
図1は、本発明の第1の実施形態に係る信号解析装置(SA:Signal (Spectrum) Analyzer)の機能的な構成を示すブロック図である。信号解析装置SAは、RF部10、A/D変換部21、解析処理部20、表示部30、および制御部40を筐体50内に備え、筐体50には、操作部45およびトリガ信号入力端子48が設けられている。
信号解析装置SAの内部経路に起因して、信号解析装置SAに入力されてから、FPGA65やADC21'が処理するまでに遅延時間が発生する。例えばRF信号がRF/IF回路10'に入力されて受信処理が行われ、ADC21'に入力されるまでに遅延時間taが発生する。一方、トリガ信号入力端子48を介して信号解析装置SAに入力されたトリガ信号がFPGA65に入力されるまでに遅延時間tbが発生する。
図4は、上記制御部40の機能的な構成を示すブロック図である。図7は、制御部40の処理を示すフローチャートである。以下では、図7に示すフローチャートの各処理のステップの順に、制御部40の構成を説明する。
クロックclk_90の位相は、クロックclkから90°遅れ、
クロックclk_180の位相は、クロックclkから180°遅れ、
クロックclk_270の位相は、クロックclkから270°遅れる。
ラッチ素子61bのクロック入力端子には、クロックclk_90が入力される。
ラッチ素子61cのクロック入力端子には、クロックclk_180が入力される。
ラッチ素子61dのクロック入力端子には、クロックclk_270が入力される。
すべてのラッチ素子のD端子には、トリガ信号trgが入力される。
a)トリガ信号trgの入力タイミングtgが、クロックclkの立上がりタイミングt1以降であって、t1からの位相遅れ90°より小さい場合
図13は、本実施形態に係るラッチ部46の構成を示すブロック図である。このラッチ部46は、第1のラッチ素子群61と第2のラッチ素子群62との間に遅延用ラッチ素子群63を有する。遅延用ラッチ素子群63は、位相シフト部42で生成された各クロックclk_0, clk_90, clk_180, clk_270の位相からそれぞれ遅れた位相のクロックによるタイミングで、第1のラッチ素子群61からの出力信号をラッチする。
ラッチ素子63c、63d、64dの各クロック入力端子には、クロックclk_90が入力される。
ラッチ素子63dのクロック入力端子には、クロックclk_180が入力される。
以降では、例えばトリガ信号trgの入力タイミングが、クロックclkの立上がりタイミングt1以降であって、t1からの位相遅れ90°より小さい場合(図8参照)について説明する。
10'…RF/IF回路
20…解析処理部
40…制御部
41…クロック発生部
42…位相シフト部
43、46…ラッチ部
44…判定部
46…ラッチ部
48…トリガ信号入力端子
61…第1のラッチ素子群
61a〜61d…第1のラッチ素子
62…第2のラッチ素子群
62a〜62d…第2のラッチ素子
63…第3のラッチ素子群
63a〜63d、64a〜64d…ラッチ素子
SA…信号解析装置
Claims (6)
- 被測定信号を受信するRF部(10)と、
基準クロックを発生するクロック発生部(41)と、
前記基準クロックの位相を、異なる複数のシフト量でシフトする位相シフト部(42)と、
入力されるトリガ信号を、前記位相シフト部で位相がシフトされたそれぞれのクロックでラッチし、前記ラッチして得られるそれぞれのラッチトリガ信号を、前記基準クロックによるタイミングで出力するラッチ部(43、46)と、
前記ラッチ部により前記基準クロックで得られる前記ラッチトリガ信号の個数に応じて、前記トリガ信号の入力タイミングを判定する判定部(44)と、
前記判定部により判定された前記トリガ信号の入力タイミングで、前記RF部で受信された被測定信号の測定を開始する解析処理部(20)とを備え、
前記ラッチ部で得られるそれぞれのラッチトリガ信号のデジタルデータの値が、最小桁の値から最大桁の値までの間に2回以上変動する値である場合、前記判定部は、その値を最小桁の値から最大桁の値までの間に1回以下で変動する所定の値に置き換える補正を行う補正部を有する
ことを特徴とする信号解析装置。 - 請求項1に記載の信号解析装置において、
前記位相シフト部による、前記位相のシフト量である位相差が360°/nである場合、前記ラッチ部は、n個の第1のラッチ素子を含む第1のラッチ素子群(61)を有する
ことを特徴とする信号解析装置。 - 請求項2に記載の信号解析装置において、
前記ラッチ部は、n個の第2のラッチ素子を含む第2のラッチ素子群(62)を有し、
前記各第2のラッチ素子には、前記各第1のラッチ素子からの出力信号および前記基準クロックがそれぞれ入力される
ことを特徴とする信号解析装置。 - 請求項1に記載の信号解析装置において、
前記ラッチ部は、前記各ラッチトリガ信号を、前記位相シフト部で生成された前記各クロックの位相からそれぞれ遅れた位相のクロックによるタイミングでラッチする遅延用ラッチ素子群(63)を有する
ことを特徴とする信号解析装置。 - 請求項4に記載の信号解析装置において、
前記位相シフト部による、前記位相のシフト量である位相差が360°/nである場合、
前記ラッチ部は、n個の第1のラッチ素子を含む第1のラッチ素子群を有し、
前記遅延用ラッチ素子群は、前記各第1のラッチ素子からの出力信号を入力信号とする、少なくともn個のラッチ素子を有する
ことを特徴とする信号解析装置。 - 被測定信号を受信し、
基準クロックを発生し、
前記基準クロックの位相を、異なる複数のシフト量でシフトし、
入力されるトリガ信号を、前記位相がシフトされたそれぞれのクロックでラッチし、
前記ラッチして得られるそれぞれのラッチトリガ信号を、前記基準クロックによるタイミングで出力し、
前記基準クロックで得られる前記ラッチトリガ信号の個数に応じて、前記トリガ信号の入力タイミングを判定し、
前記判定された前記トリガ信号の入力タイミングで、前記受信された被測定信号の測定を開始し、
前記入力タイミングの判定のステップでは、前記ラッチして得られるそれぞれのラッチトリガ信号のデジタルデータの値が、最小桁の値から最大桁の値までの間に2回以上変動する値である場合、その値を最小桁の値から最大桁の値までの間に1回以下で変動する所定の値に置き換える補正を行う
ことを特徴とする信号解析方法。
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