JP2013205092A - 時間測定装置 - Google Patents

Abstract

【課題】レーザ光の飛行時間の測定等に好適な時間測定回路を提供する。
【解決手段】被測定信号の信号レベルの第１の変化時点から第２の変化時点までの期間に含まれる基準クロック信号のパルス数をカウントして第１の時間幅を測定する第１の時間測定部と、被測定信号の第１の変化時点における位相シフトクロック信号の各々の信号レベルに基づいて、被測定信号の第１の変化時点から第１の時間測定部でカウントされた基準クロック信号の最初のパルスのエッジまでの第２の時間幅を測定すると共に、被測定信号の第２の変化時点における位相シフトクロック信号の各々の信号レベルに基づいて第１の時間測定部においてカウントされた基準クロック信号の最後のパルスの次に生じるパルスのエッジから被測定信号の第２の変化時点までの第３の時間幅を測定する第２の時間測定部と、第１の時間幅と第２の時間幅と第３の時間幅とを合算する合算部と、を含む。
【選択図】図１

Description

本発明は、被測定信号の信号レベルの変化点の間の時間幅を測定する時間測定回路に関する。

被測定信号のパルス幅によって示される時間幅を測定する方法としてカウンタ回路が広く用いられている。カウンタ回路は、被測定信号の立ち上がり時点から立下り時点の間に発生するクロックパルスの数をカウントして出力する回路である。しかしながら、このようなカウンタ回路によれば、時間の測定精度（分解能）は、クロックパルスの周波数によって制限されてしまうため、光の飛行時間（TOF: Time of Flight）のように非常に短い時間を測定するのが困難となる。例えば、レーザレーダを用いて前方の物体との距離を測定する場合において、ｃｍオーダの測定精度が必要とされる場合には、カウンタ回路のクロック周波数を１０ＧＨｚオーダとする必要がある。しかしながら、現状最も周波数の高いカウンタ回路でも１ＧＨｚオーダであり、既存のテクノロジーでは１０ＧＨｚオーダのクロック周波数を実現することは困難である。

特許文献１には、基準クロックを用いた時間測定（粗測定）と、基準クロックの周期よりも短い基準時間を用いた時間計測（密測定）とを同時に行うことで、高精度な時間測定を実現し得る時間測定装置が記載されている。

特開２００２−２１４３６９号公報

上記した特許文献１に記載の時間測定装置によれば、構成が複雑となることに加え、被測定信号が擬似ランダム雑音符号（ＰＮ符号）によるパルス列を構成しており、測定不能時間（デッドタイム）が長くなってしまうという問題がある。

レーザレーダにおいては、出射されたレーザ光が互いに距離の異なる複数のターゲットで反射される場合があり（マルチエコー）、１番目のみならず２番目および３番目に到来する反射光についても飛行時間を測定しておく必要がある。すなわち、レーザ光は、雨粒や霧によって反射される場合があり、１番目に到来する反射光しか捕捉しないと、雨粒までの距離を測定してしまうことになり、目標物までの距離を測定することができない。このような場合には、最後に到来する反射光の飛行時間を測定することにより目標物までの距離を測定することができる。しかしながら、反射光を検出した時点では、それが最終の反射光であるかどうかを判断することはできないため、全ての反射光について一旦は飛行時間を測定しておく必要がある。このため、測定不能時間（デッドタイム）を完全に排除するか可能な限り短くしておく必要がある。

本発明は、上記した事情に鑑みてなされたものであり、簡便な構成でありながらクロック信号の１周期よりも短い時間分解能を有し、レーザ光の飛行時間の測定等に好適な時間測定回路を提供することを目的とする。

本発明に係る時間測定回路は、互いに同一の周期を有し且つ１／Ｎ周期ずつの位相差を有するＮ個のクロック信号を生成し、前記Ｎ個のクロック信号のうちの１つを基準クロック信号として出力すると共に前記基準クロック信号以外の（Ｎ−１）個のクロック信号を位相シフトクロック信号として出力する多相クロック生成部と、被測定信号の信号レベルの第１の変化時点から第２の変化時点までの期間に含まれる前記基準クロック信号のパルス数をカウントして得たカウント値を第１の時間幅として測定する第１の時間測定部と、前記被測定信号の第１の変化時点における前記位相シフトクロック信号の各々の信号レベルに基づいて、前記被測定信号の第１の変化時点から前記第１の時間測定部においてカウントされた前記基準クロック信号の最初のパルスのエッジまでの期間に相当する第２の時間幅を測定すると共に、前記被測定信号の第２の変化時点における前記位相シフトクロック信号の各々の信号レベルに基づいて、前記第１の時間測定部においてカウントされた前記基準クロック信号の最後のパルスの次に生じるパルスのエッジから前記被測定信号の第２の変化時点までの期間に相当する第３の時間幅を測定する第２の時間測定部と、前記第１の時間幅と、前記第２の時間幅と、前記第３の時間幅とを合算して、前記被測定信号の前記第１の変化時点から前記第２の変化時点までの時間幅として出力する合算部と、を含む。

また、本発明に係る他の時間測定回路は、被測定信号の信号レベルの最初の変化時点から２番目以降の変化時点の各々までの各時間幅を測定する時間測定回路であって、互いに異なる時間にパルスが生じる複数のパルス信号のパルス毎に立ち上がりエッジと立ち下がりエッジが交互に生じるように前記被測定信号を生成する信号生成部と、互いに同一の周期を有し且つ１／Ｎ周期ずつの位相差を有するＮ個のクロック信号を生成し、前記Ｎ個のクロック信号のうちの１つを基準クロック信号として出力すると共に前記基準クロック信号以外の（Ｎ−１）個のクロック信号を位相シフトクロック信号として出力する多相クロック生成部と、前記被測定信号の信号レベルの最初の変化時点から２番目以降の変化時点の各々までの期間に含まれる前記基準クロック信号のパルス数を各々カウントして得たカウント値の各々を第１の時間幅として測定する第１の時間測定部と、前記被測定信号の最初の変化時点における前記位相シフトクロック信号の各々の信号レベルに基づいて、前記被測定信号の最初の変化時点から前記第１の時間測定部においてカウントされた前記基準クロック信号の最初のパルスのエッジまでの期間に相当する第２の時間幅を測定すると共に、前記被測定信号の信号レベルの２番目以降の変化時点の各々について、該変化時点における前記位相シフトクロック信号の各々の信号レベルに基づいて、前記第１の時間測定部においてカウントされた該変化時点までの期間に含まれる前記基準クロック信号の最後のパルスの次に生じるパルスのエッジから前記被測定信号の該変化時点までの期間に相当する第３の時間幅を各々測定する第２の時間測定部と、前記２番目以降の変化時点の各々について、前記第１の時間幅と、前記第２の時間幅と、前記第３の時間幅とを合算して前記被測定信号の信号レベルの最初の変化時点から該変化時点までの時間幅として出力する合算部と、を含む。

本発明に係る時間測定回路によれば、簡便な構成でありながら、クロック信号の１周期よりも短い時間分解能を有し、レーザ光の飛行時間の測定等に好適な時間測定回路を提供することが可能となる。

図１は、本発明の第１の実施形態に係る時間測定回路の構成を示すブロック図である。 図２は、本発明の第１の実施形態に係る時間測定回路による時間測定の概要を示す図である。 図３は、本発明の実施形態に係る第１の時間測定部の構成を示す図である。 図４は、本発明の実施形態に係る第１の時間測定部の動作を示すタイミングチャートである。 図５は、本発明の実施形態に係る第２の時間測定部の構成を示すブロック図である。 図６（ａ）および（ｂ）は、本発明の実施形態に係る第２の時間測定部の動作を示すタイミングチャートである。 図７は、本発明の第１の実施形態に係る時間測定回路の全体の動作を示すタイミングチャートである。 図８は、本発明の実施形態に係る合算部における加算処理を例示する図である。 図９は、本発明の第２の実施形態に係る時間測定回路の構成を示すブロック図である。 図１０（ａ）は、本発明の第２の実施形態に係る被測定信号生成部の構成を示す図、図１０（ｂ）は、その動作を示すタイミングチャートである。 図１１は、本発明の第３の実施形態に係る時間測定回路の構成を示すブロック図である。 図１２（ａ）は、本発明の第３の実施形態に係る被測定信号生成部の構成を示す図、図１２（ｂ）は、その動作を示すタイミングチャートである。 図１３は、本発明の第３の実施形態に係る時間測定回路の全体の動作を示すタイミングチャートである。 図１４（ａ）および（ｂ）は、本発明の実施形態に係る合算部における加算処理を例示する図である。

以下、本発明の実施形態について図面を参照しつつ説明する。尚、各図面において、実質的に同一又は等価な構成要素又は部分には同一の参照符号を付している。

（第１の実施形態）
図１は、本発明の第１の実施形態に係る時間測定回路１の全体構成を示すブロック図、図２は、本発明の第１の実施形態に係る時間測定回路１による被測定信号Ｓ_ｍの時間幅測定の概要を示した図である。

時間測定回路１は、多相クロック生成部３０において生成される基準クロック信号φ０および基準クロック信号に対して位相がシフトした複数の位相シフトクロック信号φ１〜φ３を用いて被測定信号Ｓ_ｍの立ち上がりエッジから立ち下りエッジまでの時間幅Ｔを測定する回路である。より具体的には、時間測定回路１は、第１の時間測定部１０と、第２の時間測定部２０と、を有し、第１の時間測定部１０が基準クロック信号φ０を用いて測定した第１の時間幅ｔ_１と、第２の時間測定部２０が基準クロック信号φ０および位相シフトクロック信号φ１〜φ３を用いて測定した第２の時間幅ｔ_２および第３の時間幅ｔ_３とを合算することにより、被測定信号Ｓ_ｍの立ち上がりエッジから立ち下りエッジまでの全体の時間幅Ｔを出力する。

第１の時間測定部１０は、被測定信号Ｓ_ｍの立ち上がりエッジから立ち下がりエッジに含まれる基準クロック信号φ０のパルス数をカウントし、そのカウント値を第１の時間幅ｔ_１として出力する。図２に示す例では、第１の時間測定部１０は、第１の時間幅ｔ_１としてカウント値“７”を出力する。すなわち、第１の時間幅ｔ_１は基準クロック信号の７周期分であると測定される。

第２の時間測定部２０は、被測定信号Ｓ_ｍの立ち上がり時点における位相シフトクロック信号φ１〜φ３の各信号レベルを特定することにより被測定信号Ｓ_ｍの立ち上がりエッジから第１の時間測定部１０においてカウントされた基準クロック信号φ０の最初のパルスの立ち上がりエッジまでの期間に相当する第２の時間幅ｔ_２を測定する。図２に示す例では、被測定信号Ｓ_ｍの立ち上がりエッジは、位相シフトクロック信号φ２の立ち上がりエッジと位相シフトクロック信号φ３の立ち上がりエッジの間に生じていることから、第２の時間測定部２０は、第２の時間幅ｔ_２として“０．２５”を出力する。すなわち、第２の時間幅ｔ_２は基準クロック信号φ０の０．２５周期分であると測定される。

また、第２の時間測定部２０は、被測定信号Ｓ_ｍの立ち下がり時点における位相シフトクロック信号φ１〜φ３の各信号レベルを特定することにより第１の時間測定部１０においてカウントされた基準クロック信号φ０の最後のパルスの次に生じるパルスのエッジから被測定信号Ｓ_ｍの立ち下りエッジまでの期間に相当する第３の時間幅ｔ_３を測定する。図２に示す例では、被測定信号Ｓ_ｍの立ち下がりエッジは、位相シフトクロック信号φ２の立ち上がりエッジと位相シフトクロック信号φ３の立ち上がりエッジの間に生じていることから、第２の時間測定部２０は、第３の時間幅ｔ_３として“０．５”を出力する。すなわち、第３の時間幅ｔ_３は基準クロック信号φ０の０．５周期分であると測定される。

第１の時間測定部１０において測定された第１の時間幅ｔ_１と、第２の時間測定部２０において測定された第２の時間幅ｔ_２および第３の時間幅ｔ_３は、加算回路８１、８２およびレジスタ９０によって構成される合算部で合算されて、被測定信号Ｓ_ｍの全体の時間幅Ｔがレジスタ９０より出力される。図２に示す例では、加算回路８１、８２および出力段レジスタ９０によって０．２５＋７＋０．５の演算がなされ、被測定信号Ｓ_ｍの全体の時間幅Ｔは、基準クロック信号φ０の７．７５周期分であると測定される。このように、時間測定回路１によれば、被測定信号Ｓ_ｍの全体の時間幅Ｔをクロック信号の１周期分よりも短い時間分解能で測定することができる。尚、以下の説明において、本発明の実施形態に係る時間測定回路は、被測定信号の全体の時間幅Ｔをクロック信号の周期に換算して出力する場合を例示するが、これを［秒］などに換算して出力することも可能である。

以下、本発明の第１の実施形態に係る時間測定回路１について詳述する。

多相クロック生成部３０は、一定周波数（例えば周波数６２５ＭＨｚ）の基準クロック信号φ０を生成するとともに、この基準クロック信号φ０と同一周期（同一周波数）であり且つ基準クロック信号φ０に対して４分の１周期ずつの位相差を有する３つの位相シフトクロック信号φ１、φ２、φ３を生成する。すなわち、位相シフトクロック信号φ１は、基準クロック信号φ０と同一周期（同一周波数）であり且つ基準クロック信号φ０に対して９０°の位相差を有する。位相シフトクロック信号φ２は、基準クロック信号φ０と同一周期（同一周波数）であり且つ基準クロック信号φ０に対して１８０°の位相差を有する。位相シフトクロック信号φ３は、基準クロック信号φ０と同一周期（同一周波数）であり且つ基準クロック信号φ０に対して２７０°の位相差を有する。多相クロック生成部３０は、基準クロック信号φ０を第１の時間測定部１０、第２の時間測定部２０、タイミング信号生成部４０、遅延部５０を構成するレジスタ群、第１のレジスタ６０、第２のレジスタ７０および出力段レジスタ９０に供給する。すなわち、これらの回路は、基準クロック信号φ０に同期して動作する。また、多相クロック生成部３０は、位相シフトクロック信号φ１〜φ３を第２の時間測定部２０に供給する。多相クロック生成部３０は、位相シフトクロック信号φ１〜φ３と基準クロック信号φ０とを生成するためのＰＬＬ（Phase Locked Loop）回路などを含んで構成されている。

タイミング信号生成部４０は、被測定信号Ｓ_ｍと基準クロック信号φ０とに基づいて第１のレジスタ６０、第２のレジスタ７０、出力段レジスタ９０が入力値をラッチするタイミング等を定めるための第１ラッチタイミング信号Ａ_１、第２ラッチタイミング信号Ａ_２、計算タイミング信号Ａ_３、出力タイミング信号Ａ_４を生成する回路である。タイミング信号生成部４０は、第１ラッチタイミング信号Ａ_１を第１のレジスタ６０に供給し、第２ラッチタイミング信号Ａ_２を第２のレジスタ７０に供給し、計算タイミング信号Ａ_３を出力段レジスタ９０に供給する。タイミング信号生成部４０は、出力段レジスタ９０の出力とともに出力タイミング信号Ａ_４を出力することにより、出力段レジスタ９０の出力値が有効な値であることを表示する。

遅延部５０は、各々が基準クロック信号φ０に同期して動作する５つのレジスタが縦列接続されて構成されている。遅延部５０は、第１の時間測定部１０の出力値を基準クロック信号φ０の５周期分だけ遅延させて加算回路８１に供給する。

第１のレジスタ６０は、基準クロック信号φ０に同期して第２の時間測定部２０の出力値を取り込むとともに、タイミング信号生成部４０から供給される第１ラッチタイミング信号Ａ_１に応じて取り込んだ値をラッチして出力する。

第２のレジスタ７０は、基準クロック信号φ０に同期して第２の時間測定部２０の出力値を取り込むとともに、タイミング信号生成部４０から供給される第２ラッチタイミング信号Ａ_２に応じて取り込んだ値をラッチして出力する。

加算回路８２は、第１のレジスタ６０と第２のレジスタ７０の出力値を加算して得た値を出力段レジスタ９０に供給する。加算回路８２は、第１のレジスタ６０と第２のレジスタ７０の出力値を加算した結果、キャリー（桁上げ）が生じた場合には、第１の時間測定部１０によるカウント値に１を加算するべく、キャリー信号を加算回路８１に供給する。加算回路８２は、被測定信号Ｓ_ｍの全体の時間幅Ｔの小数部を出力する。

加算回路８１は、遅延部５０から供給される第１の時間測定部１０の出力値と、第２の時間測定部２０の加算処理において桁上げが生じた場合に供給されるキャリー信号とを加算して得た値を出力段レジスタ９０に供給する。加算回路８１は、被測定信号Ｓ_ｍの全体の時間幅Ｔの整数部を出力する。

出力段レジスタ９０は、基準クロック信号φ０に同期して、加算回路８１および８２の出力値を取り込むとともに、タイミング信号生成部４０から供給される計算タイミング信号Ａ_３に応じて取り込んだ値をラッチして出力する。出力段レジスタ９０は、加算回路８１から供給される被測定信号Ｓ_ｍの全体の時間幅Ｔの整数部と、加算回路８１から供給される被測定信号Ｓ_ｍの全体の時間幅Ｔの小数部とを合算する。

図３は、第１の時間測定部１０のより詳細な構成を示すブロック図である。第１の時間測定部１０は、被測定信号Ｓ_ｍを受信するための入力端子ＩＮを有し、この入力端子ＩＮに入力される被測定信号Ｓ_ｍの立ち上がりエッジから立ち下りエッジの間に含まれる基準クロック信号φ０のパルス数をカウントして、そのカウント値を出力する回路である。第１の時間測定部１０は、加算回路１１と、レジスタ１２と、を含んで構成されている。

加算回路１１は、入力側の信号線ａ_１、ａ_２・・・ａ_ｎを介して供給される２進数ｎビットで表示される値と、入力端子ＩＮを介して供給される被測定信号Ｓ_ｍの値を加算して、その結果を出力側の信号線ｂ_１、ｂ_２・・・ｂ_ｎに出力する回路である。すなわち、加算回路１１は、被測定信号Ｓ_ｍの信号レベルが“１”である場合、信号線ａ_１、ａ_２・・・ａ_ｎから供給される入力値に１を加算して得た値を信号線ｂ_１、ｂ_２・・・ｂ_ｎに出力し、被測定信号Ｓ_ｍの信号レベルが“０”である場合、信号線ａ_１、ａ_２・・・ａ_ｎから供給される入力値をそのまま信号線ｂ_１、ｂ_２・・・ｂ_ｎに出力する。

レジスタ１２は、信号線ｂ_１、ｂ_２・・・ｂ_ｎを介して供給される加算回路１１の出力値を、基準クロック信号φ０に応じて保持して信号線ｃ_１、ｃ_２・・・ｃ_ｎに出力する回路である。信号線ｃ_１、ｃ_２・・・ｃ_ｎは、第１の時間測定部１０の出力端子Ｄ_１、Ｄ_２・・・Ｄ_ｎに接続されると共に、信号線ａ_１、ａ_２・・・ａ_ｎに接続されている。すなわち、レジスタ１２の出力値は、加算回路１１の入力値として与えられる。

図４は、第１の時間測定部１０の動作を例示するタイミングチャートである。第１の時間測定部１０は、被測定信号Ｓ_ｍの立ち上がりエッジの直後に生じる基準クロック信号φ０のパルスからカウントを開始し、以降被測定信号Ｓ_ｍの立ち下がり時点まで、基準クロック信号φ０のパルス数をカウントし、カウント値を逐次出力端子Ｄ_１、Ｄ_２・・・Ｄ_ｎから出力する。尚、図４において、理解を容易にするためにカウント値は、１０進数で表示されている。第１の時間測定部１０の出力値（カウント値）は、遅延部５０に供給される。尚、図４に示す例においては、第１の時間測定部１０は、パルス数を“８”までカウントすることになるが、最後のパルスは、第１の時間幅ｔ_１に含まれない。すなわち、図４に示す例において、第１の時間幅ｔ_１として出力されるべきカウント値は“７”（“１１１”）である。そこで、本実施形態に係る時間測定回路１においては、遅延部５０を用いて第１の時間測定部１０の出力を遅延させ、第２の時間測定部２０によって測定される時間幅ｔ_２およびｔ_３との合算のタイミングを調整することにより、実質的に第１の時間幅ｔ_１として“７”（“１１１”）を得ている。尚、被測定信号Ｓ_ｍの立下り時点におけるカウント値“８”から１を減算する回路を設け、第１の時間幅ｔ_１として“７”を得るようにしてもよい。また、−１からカウントを開始することにより第１の時間幅ｔ_１として“７”を得るようにしてもよい。これらの場合、遅延部５０は不要となる。

図５は、第２の時間測定部２０の構成を示すブロック図である。第２の時間測定部２０は、３個の初段フリップフロップ（以下、初段ＦＦと称する。）２１ａ、２１ｂ、２１ｃと、初段ＦＦ２１ａ、２１ｂ、２１ｃにそれぞれ縦列接続された複数の後段フリップフロップ（以下、後段ＦＦと称する。）２２ａ〜２４ａ、２２ｂ〜２４ｂ、２２ｃ〜２４ｃと、後段ＦＦ２４ａ、２４ｂ、２４ｃに接続されたエンコーダ２５と、を含んで構成されている。

初段ＦＦおよび後段ＦＦの各々は、Ｄ型フリップフロップであり、データ入力端子Ｄに入力される入力信号の値をクロック入力端子ＣＫに入力されるクロック信号に応じて保持し、その保持値を出力端子Ｑにおいて出力する回路である。初段ＦＦ２１ａ、２１ｂ、２１ｃのそれぞれのデータ入力端子Ｄには、被測定信号Ｓ_ｍが供給されている。初段ＦＦ２１ａのクロック入力端子ＣＫには位相シフトクロック信号φ１が入力されている。初段ＦＦ２１ｂのクロック入力端子ＣＫには位相シフトクロック信号φ２が入力されている。初段ＦＦ２１ｃのクロック入力端子ＣＫには位相シフトクロック信号φ３が入力されている。

後段ＦＦ２２ａ、２３ａ、２４ａは、初段ＦＦ２１ａに縦列接続され、それぞれのクロック入力端子ＣＫには基準クロック信号φ０が入力されている。後段ＦＦ２２ｂ、２３ｂ、２４ｂは、初段ＦＦ２１ｂに縦列接続され、後段ＦＦ２２ｂのクロック入力端子ＣＫには位相シフトクロック信号φ１が入力され、後段ＦＦ２３ｂおよび２４ｂのクロック入力端子ＣＫには基準クロック信号φ０が入力されている。後段ＦＦ２２ｃ、２３ｃ、２４ｃは、初段ＦＦ２１ｃに縦列接続され、後段ＦＦ２２ｂのクロック入力端子ＣＫには位相シフトクロック信号φ２が入力され、後段ＦＦ２３ｃのクロック入力端子ＣＫには位相シフトクロック信号φ１が入力され、後段ＦＦ２４ｃのクロック入力端子ＣＫには基準クロック信号φ０が入力されている。

エンコーダ２５は、最終段を構成する後段ＦＦ２４ａ、２４ｂ、２４ｃの各々の出力端子Ｑから出力される出力値のうち “１”の個数をカウントし、そのカウント値を２進数にコード化して出力する回路である。

図６（ａ）および（ｂ）は、第２の時間測定部２０の動作を例示するタイミングチャートである。図６（ａ）は、被測定信号Ｓ_ｍの立ち上がりエッジ近傍の時間帯を示し、図６（ｂ）は、被測定信号Ｓ_ｍの立ち下がりエッジ近傍の時間帯を示している。

位相シフトクロック信号φ１〜φ３は、基準クロック信号φ０に対して互いに４分の１周期ずつの位相差をもってそれぞれ初段ＦＦ２１ａ、２１ｂ、２１ｃに供給される。図６（ａ）に示す例において、被測定信号Ｓ_ｍの立ち上がりエッジは、位相シフトクロック信号φ２の立ち上がりエッジと位相シフトクロック信号φ３の立ち上がりエッジの間に生じている。すなわち、被測定信号Ｓ_ｍの立ち上がり直後における位相シフトクロック信号φ３の立ち上がり時点において、初段ＦＦ２１ａの出力値は“０”、初段ＦＦ２１ｂの出力値は“０”、初段ＦＦ２１ｃの出力値は“１”である。従って、このタイミングにおいて信号線ｅ_１〜ｅ_３には初段ＦＦ２１ａ、２１ｂ、２１ｃの出力値に対応する３ビットの値“００１”が現れる。この値“００１”は、第２の時間幅ｔ_２に対応する値である。信号線ｅ_１〜ｅ_３に現れる“００１”の各ビットの値は、２段目の後段ＦＦ２２ａ、２２ｂ、２２ｃのデータ入力端子に供給される。２段目の後段ＦＦ２２ａ、２２ｂ、２２ｃは、各々に与えられた基準クロック信号φ０または位相シフトクロック信号φ１、φ２に同期して“００１”を保持して出力する。このようにして、３ビットの値“００１”は最終段を構成する後段ＦＦ２４ａ、２４ｂ、２４ｃまで伝送される。最終段を構成する後段ＦＦ２４ａ、２４ｂ、２４ｃのクロック入力端子ＣＫには、それぞれ、共通の基準クロック信号φ０が与えられているので、信号線ｆ_１〜ｆ_３には、それぞれ “０”“０”“１”が同一時刻ｔ_ａに出力される。

このように、初段ＦＦ２１ａ、２１ｂ、２１ｃは、位相シフトクロックφ１〜φ３に応じて互いに異なるタイミングで被測定信号Ｓ_ｍのサンプリングを行って被測定信号Ｓ_ｍの立ち上がりエッジのタイミングを検出する。後段ＦＦの各々は、互いに異なるタイミングで出力される初段ＦＦ２１ａ、２１ｂ、２１ｃの各々の出力値を、同一時刻ｔ_ａに一斉に出力する役割を担う。本実施形態においては、初段から最終段まで４つのフリップフロップを縦列接続させる４段構成としている。これは初段ＦＦ２１ｃには位相シフトクロック信号φ３が入力されていることから、仮に２段目を構成する後段ＦＦ２２ｃに位相シフトクロック信号φ０を入力した場合には、初段ＦＦ２１ｃの動作タイミングと、２段目の後段ＦＦ２２ｃの動作タイミングが近接してしまい。データ伝送が適切に行われないおそれがあるからである。２段目の後段ＦＦ２２ｃに位相シフトクロック信号φ２を入力し、さらにこれに従属する３段目の後段ＦＦ２３ｃに位相シフトクロック信号φ１を入力することにより、フリップフロップ間の動作タイミングの近接を防止することができるので、データ伝送が適切に行われないという問題を回避することが可能となる。しかしながら、動作安定性が確保される場合には、２段目および３段目を構成する後段ＦＦ２２ａ、２３ａ、２２ｂ、２３ｂ、２２ｃ、２３ｃを省略することができる。

エンコーダ２５は、最終段を構成する後段ＦＦ２４ａ、２４ｂ、２４ｃの各々から出力される出力値のうち“１”の個数をカウントして、そのカウント値を２進数にコード化して出力する。図６（ａ）に示す例において、エンコーダ２５は、時刻ｔ_ａにおいて信号線ｆ_１〜ｆ_３に現れる値 “０”“０”“１”のうち“１”の個数をカウントして、カウント値“１”を２進数にコード化して“０１”出力する。尚、図６（ａ）においては、理解を容易にするために、エンコーダ２５の出力値は１０進数で表示されている。かかるエンコーダ２５の出力値“１”（“０１”）は、第１ラッチタイミング信号Ａ_１に応じて動作する第１のレジスタ６０によってラッチされる。

ここで、エンコーダ２５の出力値は、０〜３のいずれかとなる。エンコーダ２５の出力値が０（“００”）のとき、第２の時間幅ｔ_２が０であると測定される。エンコーダ２５の出力値が１（“０１”）のとき第２の時間幅ｔ_２が基準クロック信号φ０の０．２５周期分であると測定される。エンコーダ２５の出力値が２（“１０”）のとき時間幅ｔ_２が基準クロック信号φ０の０．５周期分であると測定される。エンコーダ２５の出力値が３（“１１”）のとき時間幅ｔ_２が基準クロック信号φ０の０．７５周期分であると測定される。図６（ａ）に示す例においては、エンコーダ２５の出力値は“１”（“０１”）であるので時間幅ｔ_２は、基準クロック信号φ０の０．２５周期分であると測定される。

一方、図６（ｂ）に示す例において、被測定信号Ｓ_ｍの立ち上がりエッジは、位相シフトクロック信号φ２の立ち上がりエッジと位相シフトクロック信号φ３の立ち上がりエッジの間に生じている。すなわち、被測定信号Ｓ_ｍの立ち下がり直後における位相シフトクロック信号φ３の立ち上がり時点において、初段ＦＦ２１ａの出力値は“１”、初段ＦＦ２１ｂの出力値は“１”、初段ＦＦ２１ｃの出力値は“０”である。従って、このタイミングにおいて信号線ｅ_１〜ｅ_３には初段ＦＦ２１ａ〜２１ｃの出力値に対応する３ビットの値“１１０”が現れる。この値“１１０”は、第３の時間幅ｔ_３に対応する値である。信号線ｅ_１〜ｅ_３に現れる“１１０”の各ビットの値は、最終段を構成する後段ＦＦ２４ａ、２４ｂ、２４ｃまで伝送される。後段ＦＦ２４ａ、２４ｂ、２４ｃのクロック入力端子ＣＫには、それぞれ、共通の基準クロック信号φ０が供給されているので、信号線ｆ_１〜ｆ_３には、それぞれ “１”“１”“０”が同一時刻ｔ_ｂに出力される。

このように、初段ＦＦ２１ａ、２１ｂ、２１ｃは、位相シフトクロックφ１〜φ３に応じて互いに異なるタイミングで被測定信号Ｓ_ｍのサンプリングを行って被測定信号Ｓ_ｍの立ち下がりエッジのタイミングも検出する。後段ＦＦの各々は、互いに異なるタイミングで出力される初段ＦＦ２１ａ、２１ｂ、２１ｃの各々の出力値を、同一時刻ｔ_ｂに一斉に出力する役割を担う。

エンコーダ２５は、最終段を構成する後段ＦＦ２４ａ、２４ｂ、２４ｃの各々から出力される出力値のうち“１”の個数をカウントして、そのカウント値を２進数にコード化して出力する。従って、エンコーダ２５は、時刻ｔ_ｂにおいて信号線ｆ_１〜ｆ_３に現れる値 “１”“１”“０”のうち“１”の個数をカウントして、カウント値“２”を２進数にコード化して“１０”出力する。尚、図６（ｂ）においては、理解を容易にするために、エンコーダ２５の出力値は１０進数で表示されている。かかるエンコーダ２５の出力値“２”（“１０”）は、第２ラッチタイミング信号Ａ_２に応じて動作する第２のレジスタ７０によって保持される。図６（ｂ）に示す例においては、エンコーダ２５の出力値は“２”（“１０”）であるので第３の時間幅ｔ_３は、基準クロック信号φ０の０．５周期分であると測定される。

図７は、本発明の第１の実施形態に係る時間測定回路１の全体的な動作を例示するタイミングチャートである。

第１の時間測定部１０は、被測定信号Ｓ_ｍの立ち上がりエッジが生じると、基準クロック信号φ０のパルス数のカウントを開始する。第１の時間測定部１０は、被測定信号Ｓ_ｍの立ち下がりエッジが生じるまで、基準クロック信号φ０の立ち上がりエッジ毎にカウントアップを行う。遅延部５０は、第１の時間測定部１０の出力値を基準クロック信号φ０の５周期分だけ遅延させる。

タイミング信号生成部４０は、以下のようにして各種タイミング信号Ａ_１〜Ａ_４を生成する。タイミング信号生成部４０は、基準クロック信号φ０の立ち上がりエッジで被測定信号Ｓ_ｍをサンプリングしてサンプリング信号Ｓ_ｓ１を生成し、さらに、サンプリング信号Ｓ_ｓ１に対して基準クロック信号φ０の１周期分だけ遅延させた遅延サンプリング信号Ｓ_ｓ２を生成する。

また、タイミング信号生成部４０は、サンプリング信号Ｓ_ｓ１ の値が“１”であり且つ遅延サンプリング信号Ｓ_ｓ２の値が“０”の時に“１”となる立ち上がりエッジ検出信号Ｓ_ｒを生成して、被測定信号Ｓ_ｍの立ち上がりエッジを検出する。タイミング信号生成部４０は、この立ち上がりエッジ検出信号Ｓ_ｒを基準クロック信号φ０の２周期分だけ遅延させることにより第１ラッチタイミング信号Ａ_１を生成する。

また、タイミング信号生成部４０は、サンプリング信号Ｓ_ｓ１ の値が“０”であり且つ遅延サンプリング信号Ｓ_ｓ２の値が“１”の時に“１”となる立ち下がりエッジ検出信号Ｓ_ｆを生成して、被測定信号Ｓ_ｍの立ち下がりエッジを検出する。タイミング信号生成部４０は、この立ち上がりエッジ検出信号Ｓ_ｆを基準クロック信号φ０の２周期分だけ遅延させることにより第２ラッチタイミング信号Ａ_２を生成する。

また、タイミング信号生成部４０は、立ち下がりエッジ検出信号Ｓ_ｆを基準クロック信号φ０の３周期分だけ遅延させることにより計算タイミング信号Ａ_３を生成する。また、タイミング信号生成部４０は、立ち下がりエッジ検出信号Ｓ_ｆを基準クロック信号φ０の４周期分だけ遅延させることにより出力タイミング信号Ａ_４を生成する。

図７に示す例において、被測定信号Ｓ_ｍの立ち上がりエッジは、図６（ａ）における例示と同様、位相シフトクロック信号φ２の立ち上がりエッジと位相シフトクロック信号φ３の立ち上がりエッジの間に生じている。第２の時間測定部２０の初段ＦＦ２１ａ、２１ｂ、２１ｃは、それぞれ、被測定信号Ｓ_ｍを位相シフトクロック信号φ１〜φ３に応じてサンプリングすることにより信号線ｅ_１〜ｅ_３上に３ビットの値“００１”を出力する。この３ビットの値“００１”は、最終段を構成する後段ＦＦ２４ａ、２４ｂ、２４ｃまで伝送され、エンコーダ２５に入力される。エンコーダ２５は、“００１”の“１”の数をカウントして、カウント値“１”（“０１”）を出力する。第１ラッチタイミング信号Ａ_１は、エンコーダ２５が第２の時間幅ｔ_２を示す値“１” （“０１”）を出力するタイミングで出力されるので、第１のレジスタ６０は、このエンコーダ２５の出力値“１” （“０１”）をラッチする。

図７に示す例において、被測定信号Ｓ_ｍの立ち下がりエッジは、図６（ｂ）における例示と同様、位相シフトクロック信号φ２の立ち上がりエッジと位相シフトクロック信号φ３の立ち上がりエッジの間に生じている。第２の時間測定部２０の初段ＦＦ２１ａ、２１ｂ、２１ｃは、それぞれ、被測定信号Ｓ_ｍを位相シフトクロック信号φ１〜φ３に応じてサンプリングすることにより信号線ｅ_１〜ｅ_３上に３ビットの値“１１０”を出力する。この３ビットの値“１１０”は、最終段を構成する後段ＦＦ２４ａ、２４ｂ、２４ｃまで伝送され、エンコーダ２５に入力される。エンコーダ２５は、“１１０”の“１”の数をカウントして、カウント値“２”（“１０”）を出力する。第２ラッチタイミング信号Ａ_２は、エンコーダ２５が第３の時間幅ｔ_３を示す値“２” （“１０”）を出力するタイミングで出力されるので、第２のレジスタ７０は、このエンコーダ２５の出力値“２” （“１０”）をラッチする。

加算回路８２は、第１のレジスタ６０と第２のレジスタ７０の出力値を加算して得た値を出力段レジスタ９０に供給する。加算回路８２は、第１のレジスタ６０と第２のレジスタ７０の出力値を加算した結果、キャリー（桁上げ）が生じた場合には、第１の時間測定部１０によるカウント値に１を加算するべく、キャリー信号を加算回路８１に供給する。尚、図７に示す例では、キャリー（桁上げ）は生じない。

加算回路８１は、遅延部５０から供給される第１の時間測定部１０の出力値と、第２の時間測定部２０の加算処理において桁上げが生じた場合に供給されるキャリー信号とを加算し、それによって得られた値を出力段レジスタ９０に供給する。

加算回路８１、８２および出力段レジスタ９０により構成される合算部は、計算タイミング信号Ａ_３が“１”となるタイミングで、遅延部５０によって５周期分の遅延時間が付加された第１の時間測定部１０によるカウント値と、第１のレジスタ６０の出力値と、第２のレジスタ７０の出力値と、を合算する。図７に示す例において、計算タイミング信号Ａ_３が“１”となるタイミングでの遅延部５０の出力は“７”（“１１１”）であり、第１のレジスタ６０の出力値は“１”（“０１”）であり、第２のレジスタ７０の出力値は“２”（“１０”）であるので、加算回路８１、８２および出力段レジスタ９０からなる合算部は、図８に示す如き加算を行う。すなわち、出力段レジスタ９０は加算回路８１より供給される被測定信号Ｓ_ｍの時間幅Ｔの整数部に対応するビットと、加算回路８２より供給される被測定信号Ｓ_ｍの時間幅Ｔの小数部に対応するビットとを混合することにより、被測定信号Ｓ_ｍの時間幅Ｔを得る。出力段レジスタ９０は、被測定信号Ｓ_ｍの全体の時間幅Ｔとして、７．７５［周期］を出力する。タイミング信号生成部４０は、出力段レジスタ９０が出力値７．７５［周期］を出力するタイミングで、出力タイミング信号Ａ_４を出力することにより、この出力値が有効な値であることを表示する。このようにして、被測定信号Ｓ_ｍの全体の時間幅Ｔが基準クロック信号φ０の７．７５周期に相当することが測定される。

以上の説明から明らかなように、本発明の第１の実施形態に係る時間測定回路１においては、第１の時間測定部１０は、被測定信号Ｓ_ｍの立ち上がり時点から立ち下り時点までの期間に含まれる基準クロック信号φ０のパルスの数をカウントすることにより第１の時間幅ｔ_１を測定する。すなわち、第１の時間測定部１０は、基準クロック信号φ０を用いて、被測定信号Ｓ_ｍの立ち上がりエッジおよび立下りエッジにかからない部分の時間幅を測定する。

第２の時間測定部２０は、被測定信号Ｓ_ｍの立ち上がり時点における位相シフトクロック信号φ１〜φ３の各信号レベルに基づいて、被測定信号Ｓ_ｍの立ち上がり時点から第１の時間測定部１０においてカウントされた基準クロック信号φ０の最初のパルスのエッジまでの期間に相当する第２の時間幅ｔ_２を基準クロック信号φ０の１／４周期の時間分解能で測定する。また、第２の時間測定部２０は、被測定信号の立ち下がり時点における位相シフトクロック信号φ１〜φ３の各信号レベルに基づいて、第１の時間測定部１０においてカウントされた基準クロック信号φ０の最後のパルスの次に生じるパルスのエッジから被測定信号Ｓ_ｍの立ち下り時点までの期間に相当する第３の時間幅ｔ_３を基準クロック信号φ０の１／４周期の時間分解能で測定する。

このように、本発明の第１の実施形態に係る時間測定回路１によれば、単純な構成でありながら被測定信号Ｓ_ｍの立ち上がり時点から立ち下り時点までの時間幅Ｔをクロック信号の１周期よりも短い時間分解能で測定することが可能となる。これにより、レーザ光の飛行時間の測定等に好適な時間測定回路を提供することが可能となる。

尚、上記の説明においては、互いに４分の１周期ずつの位相差を有する３相の位相シフトクロック信号φ１〜φ３と、これらの位相シフトクロック信号φ１〜φ３をクロック入力とする３つの初段ＦＦ２１ａ〜２１ｃとを用いて、被測定信号Ｓ_ｍの立ち上がりおよび立下りのタイミングを検出する場合を例示したが、クロック信号の相数および初段ＦＦの数を適宜増減することが可能である。クロック信号の相数および初段ＦＦの数を増加させることにより、被測定信号Ｓ_ｍの時間幅の測定精度を更に向上させることが可能である。すなわち、互いに１／Ｎ周期ずつの位相差を有する（Ｎ−１）個の位相シフトクロック信号と、（Ｎ−１）個の初段ＦＦを用いることで、基準クロックパルスの１周期の１／Ｎに相当する時間分解能で被測定信号Ｓ_ｍの時間幅の測定を行うことが可能となる。

また、第２の時間測定部２０を構成する初段ＦＦに縦列接続される後段ＦＦの段数を適宜増減することが可能である。これに応じて、タイミング信号生成部４０によって生成される各種のタイミング信号、遅延部５０によって付加される遅延時間を適宜変更することも可能である。

また、上記の説明においては、被測定信号の立ち上がりエッジから立ち下がりエッジまでの時間幅を測定する場合を例示したが、立ち下がりエッジから立ち上がりエッジまでの時間幅を測定するように構成してもよい。また、上記の説明においては、時間測定回路を構成する各回路部がクロック信号の立ち上がりエッジをトリガとする場合を例示したが、立ち下がりエッジをトリガとして動作させることも可能である。

（第２の実施形態）
図９は、本発明の第２の実施形態に係る時間測定回路２の構成を示すブロック図である。時間測定回路２は、被測定信号生成部１００を更に有する点において上記した第１の実施形態に係る時間測定回路１と異なる。

レーザレーザにおいては、レーザ光を出射してから当該レーザ光の反射光を受光するまでの時間幅に基づいて対象物までの距離を測定する。従って、レーザレーダにおいては、レーザ光の出射タイミングを示すスタートパルスと、当該レーザ光の反射光の検出タイミングを示すストップパルスの２つの独立したパルスをから光の飛行時間ＴＯＦを測定する。これに対処するべく被測定信号生成部１００は、互いに異なる時刻に到来するスタートパルスおよびストップパルスを受信して、スタートパルスの受信時点からストップパルスの受信時点までの時間幅に相当するパルス幅を有する被測定信号Ｓ_ｍを生成する。

図１０（ａ）は、被測定信号生成部１００の構成を示す図、図１０（ｂ）は、被測定信号生成部１００の動作を示すタイミングチャートである。

被測定信号生成部１００は、例えば、単一のＤ型のフリップフロップ（以下Ｄ−ＦＦと称する）１０１で構成されている。Ｄ−ＦＦ１０１のデータ入力端子Ｄには、デジタル値“１”に対応する例えば５Ｖの電位が入力されている。Ｄ−ＦＦ１０１のクロック入力端子ＣＫにはスタートパルスを受信するための信号線ｇが接続されている。Ｄ−ＦＦ１０１のリセット入力端子Ｒには、ストップパルスを受信するための信号線ｈが接続されている。尚、このリセット入力は、非同期リセットである。Ｄ−ＦＦ１０１は、受信したスタートパルスおよびストップパルスに基づいて被測定信号Ｓ_ｍを生成し、これを出力端子Ｑから出力する。

図１０（ｂ）に示すように、信号線ｇを介してクロック入力端子ＣＫにスタートパルスが入力されると、出力端子Ｑから出力される被測定信号Ｓ_ｍの信号レベルはハイレベル“１”となる。その後、信号線ｈを介してリセット入力端子Ｒにストップパルスが入力されると、出力端子Ｑから出力される被測定信号Ｓ_ｍの信号レベルはローレベル“０”となる。すなわち、被測定信号生成部１００は、スタートパルスの受信時点からストップパルスの受信時点までの時間幅に相当するパルス幅を有する被測定信号Ｓ_ｍを生成し、生成した被測定信号Ｓ_ｍを出力端子Ｑから出力する。

被測定信号生成部１００以外の他の構成部分については、上記した第１の実施形態に係る時間測定回路１と同様である。すなわち、被測定信号生成部１００によって生成された被測定信号Ｓ_ｍの立ち上がり時点から立ち下り時点までの時間幅Ｔは、第１の実施形態に係る時間測定回路１と同様の手順で測定されることとなる。測定された時間幅Ｔは、スタートパルス受信時点からストップパルス受信時点までの時間幅、すなわち光の飛行距離ＴＯＦに相当する。

以上の説明から明らかなように、本発明の第２の実施形態に係る時間測定回路２によれば、被測定信号生成部１００が、互いに異なる時刻に到来するスタートパルスおよびストップパルスを受信し、スタートパルスの受信に応じて立ち上がりエッジを形成し、ストップパルスの受信に応じて立ち下がりエッジを形成することにより単一のパルスからなる被測定信号Ｓ_ｍを生成するので、レーザレーダにおける光の飛行時間ＴＯＦの測定にも対応することが可能となる。

（第３の実施形態）
図１１は、本発明の第３の実施形態に係る時間測定回路３の構成を示すブロック図である。時間測定回路３は、互いに異なる時刻に到来するスタートパルスおよびストップパルスを受信し、スタートパルス受信時点からストップパルス受信時点までの時間幅に相当するパルス幅を有する被測定信号Ｓ_ｍを生成する構成を有する点において上記した本発明の第２の実施形態に係る時間測定回路２と同様である。

レーザレーダにおいては、出射されたレーザ光が互いに距離の異なる複数のターゲットで反射される場合があり（マルチエコー）、１つのスタートパルスに対して、複数のストップパルスが到来する場合がある。時間測定回路３においては、１つのスタートパルスの受信時点から複数のストップパルスの各々の受信時点までの複数の時間幅を測定し得る構成を有する。

図１２（ａ）は、被測定信号生成部１１０の構成図、図１２（ｂ）は、被測定信号生成部１１０の動作を示すタイミングチャートである。

被測定信号生成部１１０は、例えば、Ｄ型のフリップフロップ（以下Ｄ−ＦＦと称する）１１１と、インバータ１１２とを含んで構成されている。インバータ１１２の入力端は、Ｄ−ＦＦ１１１の出力端子Ｑに接続され、インバータ１１２の出力端はＤ−ＦＦ１１１のデータ入力端子Ｄに接続されている。Ｄ−ＦＦ１１１のクロック入力端子ＣＫにはストップパルスを受信するための信号線ｉが接続されている。Ｄ−ＦＦ１１１のプリセット入力端子Ｐにはスタートパルスを受信するための信号線ｊが接続されている。Ｄ−ＦＦ１１１のリセット入力端子Ｒには、リセット信号を受信するための信号線ｋが接続されている。尚、プリセット入力およびリセット入力は、それぞれ非同期である。Ｄ−ＦＦ１１１は、受信したスタートパルスおよびストップパルスに基づいて被測定信号Ｓ_ｍを生成し、これを出力端子Ｑから出力する。

図１２（ｂ）に示すように、信号線ｊを介してプリセット入力端子Ｐにスタートパルスが入力されると、出力端子Ｑから出力される被測定信号Ｓ_ｍの信号レベルはハイレベル“１”となる。このとき、出力端子Ｑの出力値“１”はインバータ１１２によって反転され、Ｄ−ＦＦ１１１のデータ入力端子Ｄには“０”が入力される。その後、信号線ｉを介してクロック入力端子ＣＫに１番目のストップパルスが入力されると、出力端子Ｑから出力される被測定信号Ｓ_ｍの信号レベルはローレベル“０”となる。このとき、出力端子Ｑの出力値“０”はインバータ１１２によって反転され、Ｄ−ＦＦ１１１のデータ入力端子Ｄには“１”が入力される。続いて、信号線ｉを介してクロック入力端子ＣＫに２番目のストップパルスが入力されると、出力端子Ｑから出力される被測定信号Ｓ_ｍの信号レベルはハイレベル“１”となる。このとき、出力端子Ｑの出力値“１”はインバータ１１２によって反転され、Ｄ−ＦＦ１１１のデータ入力端子Ｄには“０”が入力される。続いて、信号線ｉを介してクロック入力端子ＣＫに３番目のストップパルスが入力されると、出力端子Ｑから出力される被測定信号Ｓ_ｍの信号レベルはローレベル“０”となる。Ｄ−ＦＦ１１１は、信号線ｋを介してリセット端子Ｒにリセット信号が入力されると、上記の動作をリセットする。リセット信号は、例えば、全てのストップパルスが受信されたものと想定される所定時間毎に供給され得る。

このように、被測定信号生成部１１０は、スタートパルスの受信時点において立ち上がりエッジを生じさせ、その後複数のストップパルスを受信する度に立ち下がりエッジと立ち上がりを交互に生じさせることにより被測定信号Ｓ_ｍを生成する。被測定信号Ｓ_ｍをこのような方法で生成することにより、１番目のストップパルスを受信してから２番目のストップパルスを受信するまでの間に被測定信号Ｓ_ｍの信号レベルをハイレベル“１”に戻すことを要しない。１番目のストップパルスを受信した後、被測定信号Ｓ_ｍの信号レベルを“１”に戻す構成とした場合、“１”に戻すタイミングが２番目のストップパルスの受信時点よりも遅れると、２番目のストップパルスに反応することできなくなり測定不能時間（デッドタイム）を生じてしまうことになる。本実施形態に係る被測定信号生成部１１０よれば、被測定信号Ｓ_ｍの信号レベルをハイレベル“１”に戻さないので、そのような測定不能時間が生じることを防止することができる。時間測定回路３は、このような、立ち下がりエッジと立ち上がりを交互に生じる形態の被測定信号Ｓ_ｍの最初の立ち上がり時点を基準として、その後に生じる信号の各変化点（立ち下りエッジまたは立ち上がりエッジ）までの時間Ｔ_１、Ｔ_２、Ｔ_３・・・を測定する。

時間測定回路３は、被測定信号Ｓ_ｍの最初の立ち上がり時点を基準として、その後に生じる信号の各変化点（立ち下りエッジまたは立ち上がりエッジ）までの時間Ｔ_１、Ｔ_２、Ｔ_３・・・を測定するために、第２の時間測定部２０と第２のレジスタ７０との間に補正回路１２０を有する。

補正回路１２０は、タイミング信号生成部４０ａにおいて生成される補正タイミング信号Ａ_５に応じて第２の時間測定部２０のエンコーダ２５の出力値Ｘに対して“３−Ｘ”の演算を行い、演算によって得られた値を補正値として第２のレジスタ７０に供給する回路である。第２の時間測定部２０は、被測定信号Ｓ_ｍの立ち下がりエッジまでの時間を測定することを前提に、最終段を構成する後段ＦＦ２４ａ、２４ｂ、２４ｃの出力値の“１”の数をカウントしている。本実施形態に係る時間測定回路においては、被測定信号の最初の立ち上がりエッジから２回目以降の立ち上がりエッジまでの時間を測定する必要がある。被測定信号Ｓ_ｍの２回目以降の立ち上がりエッジまでの時間を測定するには、“１”ではなく“０”の数をカウントする必要がある。補正回路１２０は、被測定信号Ｓ_ｍに２回目以降の立ち上がりエッジが生じた場合に、エンコーダ２５において“１”の数をカウントして得たカウント値Ｘを“０”の数のカウント値に補正するべく“３−Ｘ”の演算を行う。尚、補正回路１２０は、エンコーダ２５の出力値の各ビットを独立に反転させることによって補正値を得るものであってもよい。いずれにしても同様の補正値を得ることができる。

第１の時間測定部１０ａは、被測定信号Ｓ_ｍの最初の立ち上がりエッジから基準クロック信号φ０のカウントを開始し、以降全てのストップパルスが受信されたものと想定される所定時間までカウントを継続する点が上記した第１の実施形態に係る第１の時間測定部１０と異なる。これにより、スタートパルスの受信時点から複数のストップパルスの各々の受信時点までの複数の時間幅の測定に対応することが可能となる。

タイミング信号生成部４０ａは、補正回路１２０による補正のタイミングを定める補正タイミング信号Ａ_５を更に生成する点が、上記した第１の実施形態に係るタイミング信号生成部４０と異なる。また、複数の時間測定に対応するべく第２ラッチタイミング信号Ａ_２、計算タイミング信号Ａ_３、出力タイミング信号Ａ_４も上記した第１の実施形態に係るタイミング信号生成部４０と異なる方法で生成される。

図１３は、本発明の第３の実施形態に係る時間測定回路３の全体的な動作を例示するタイミングチャートである。

第１の時間測定部１０ａは、被測定信号Ｓ_ｍの最初の立ち上がりエッジが生じると、基準クロック信号φ０のパルス数のカウントを開始する。第１の時間測定部１０ａは、全てのストップパルスが受信されたものと想定される所定時間が経過するまで基準クロック信号φ０の立ち上がりエッジ毎にカウントアップを行う。遅延部５０は、第１の時間測定部１０ａの出力値を基準クロック信号φ０の５周期分だけ遅延させる。

タイミング信号生成部４０ａは、以下のようにして各種タイミング信号Ａ_１〜Ａ_５を生成する。タイミング信号生成部４０ａは、基準クロック信号φ０の立ち上がりエッジで被測定信号Ｓ_ｍをサンプリングしてサンプリング信号Ｓ_ｓ１を生成し、さらに、サンプリング信号Ｓ_ｓ１に対して基準クロック信号φ０の１周期分だけ遅延させた遅延サンプリング信号Ｓ_ｓ２を生成する。

タイミング信号生成部４０ａは、サンプリング信号Ｓ_ｓ１ の値が最初に“１”を呈し且つ遅延サンプリング信号Ｓ_ｓ２の値が“０”となる時に“１”となる立ち上がりエッジ検出信号Ｓ_ｒ１を生成して、被測定信号Ｓ_ｍの最初の立ち上がりエッジを検出する。タイミング信号生成部４０ａは、この立ち上がりエッジ検出信号Ｓ_ｒ１を基準クロック信号φ０の２周期分だけ遅延させることにより第１ラッチタイミング信号Ａ_１を生成する。

タイミング信号生成部４０ａは、サンプリング信号Ｓ_ｓ１ の値が“０”であり且つ遅延サンプリング信号Ｓ_ｓ２の値が“１”の時に“１”となる立ち下がりエッジ検出信号Ｓ_ｆを生成して、被測定信号Ｓ_ｍの立ち下がりエッジを検出する。タイミング信号生成部４０ａは、この立ち上がりエッジ検出信号Ｓ_ｆを基準クロック信号φ０の２周期分だけ遅延させることにより第２ラッチタイミング信号Ａ_２を生成ための信号α_１を生成する。

タイミング信号生成部４０ａは、立ち下がりエッジ検出信号Ｓ_ｆを基準クロック信号φ０の３周期分だけ遅延させることにより計算タイミング信号Ａ_３を生成するための信号β_１を生成する。また、タイミング信号生成部４０ａは、立ち下がりエッジ検出信号Ｓ_ｆを基準クロック信号φ０の４周期分だけ遅延させることにより出力タイミング信号Ａ_４を生成するための信号γ_１を生成する。

タイミング信号生成部４０ａは、サンプリング信号Ｓ_ｓ１ の値が２回目以降に“１”を呈し且つ遅延サンプリング信号Ｓ_ｓ２の値が“０”の時に“１”となる立ち上がりエッジ検出信号Ｓ_ｒ２を生成して、被測定信号Ｓ_ｍの２回目以降の立ち上がりエッジを検出する。タイミング信号生成部４０ａは、この立ち上がりエッジ検出信号Ｓ_ｒ２を基準クロック信号φ０の２周期分だけ遅延させることにより第２ラッチタイミング信号Ａ_２を生成するための信号α_２を生成する。

タイミング信号生成部４０ａは、立ち上がりエッジ検出信号Ｓ_ｒ２を基準クロック信号φ０の３周期分だけ遅延させることにより計算タイミング信号Ａ_３を生成するための信号β_２を生成する。また、タイミング信号生成部４０ａは、立ち上がりエッジ検出信号Ｓ_ｒ２を基準クロック信号φ０の４周期分だけ遅延させることにより出力タイミング信号Ａ_４を生成するための信号γ_２を生成する。

タイミング信号生成部４０ａは、信号α_１と信号α_２の論理和をとることにより第２ラッチタイミング信号Ａ_２を生成し、信号β_１と信号β_２の論理和をとることにより計算タイミング信号Ａ_３を生成し、信号γ_１と信号γ_２の論理和をとることにより出力タイミング信号Ａ_４を生成する。また、タイミング信号生成部４０ａは、信号α_２を補正タイミング信号Ａ_５として出力し、これを補正回路１２０に供給する。

図１３に示す例において、被測定信号Ｓ_ｍの最初の立ち上がりエッジは、位相シフトクロック信号φ１の立ち上がりエッジと位相シフトクロック信号φ２の立ち上がりエッジの間に生じている。第２の時間測定部２０の初段ＦＦ２１ａ、２１ｂ、２１ｃは、それぞれ、被測定信号Ｓ_ｍを位相シフトクロック信号φ１〜φ３に応じてサンプリングすることにより信号線ｅ_１〜ｅ_３上に３ビットの値“０１１”を出力する。この３ビットの値“０１１”は、最終段を構成する後段ＦＦ２４ａ、２４ｂ、２４ｃまで伝送され、エンコーダ２５に入力される。エンコーダ２５は、“０１１”の“１”の数をカウントして、カウント値“２”（“１０”）を出力する。第１ラッチタイミング信号Ａ_１は、エンコーダ２５が“２” （“１０”）を出力するタイミングで出力されるので、第１のレジスタ６０は、このエンコーダ２５の出力値“２” （“１０”）をラッチする。

図１３に示す例において、被測定信号Ｓ_ｍの最初の立ち下がりエッジは、位相シフトクロック信号φ２の立ち上がりエッジと位相シフトクロック信号φ３の立ち上がりエッジの間に生じている。第２の時間測定部２０の初段ＦＦ２１ａ、２１ｂ、２１ｃは、それぞれ、被測定信号Ｓ_ｍを位相シフトクロック信号φ１〜φ３に応じてサンプリングすることにより信号線ｅ_１〜ｅ_３上に３ビットの値“１１０”を出力する。この３ビットの値“１１０”は、最終段を構成する後段ＦＦ２４ａ、２４ｂ、２４ｃまで伝送され、エンコーダ２５に入力される。エンコーダ２５は、“１１０”の“１”の数をカウントして、カウント値“２”（“１０”）を出力する。第２ラッチタイミング信号Ａ_２は、エンコーダ２５が“２” （“１０”）を出力するタイミングで出力されるので、第２のレジスタ７０は、このエンコーダ２５の出力値“２” （“１０”）をラッチする。

加算回路８１、８２および出力段レジスタ９０により構成される合算部は、計算タイミング信号Ａ_３が最初に“１”となるタイミングで、遅延部５０によって５周期分の遅延時間が付加された第１の時間測定部１０によるカウント値と、第１のレジスタ６０の出力値と、第２のレジスタ７０の出力値と、を合算する。図１３に示す例において、計算タイミング信号Ａ_３が最初に“１”となるタイミングでの遅延部５０の出力は“２”（“０１０”）であり、第１のレジスタ６０の出力値は“２”（“１０”）であり、第２のレジスタ７０の出力値は“２”（“１０”）であるので、加算回路８１、８２および出力段レジスタ９０からなる合算部は、図１４（ａ）に示す如き加算を行う。すなわち、出力段レジスタ９０は加算回路８１より供給される被測定信号Ｓ_ｍの時間幅Ｔ_１の整数部に対応するビットと、加算回路８２より供給される被測定信号Ｓ_ｍの時間幅Ｔ_１の小数部に対応するビットとを混合することにより、被測定信号Ｓ_ｍの時間幅Ｔ_１を得る。出力段レジスタ９０は、被測定信号Ｓ_ｍの最初の立ち上がりエッジから最初の立ち下がりエッジまでの時間幅Ｔ_１として、３．００［周期］を出力する。タイミング信号生成部４０ａは、出力段レジスタ９０が出力値３．００［周期］を出力するタイミングで、出力タイミング信号Ａ_４を出力することにより、この出力値が有効な値であることを表示する。このようにして、被測定信号Ｓ_ｍの最初の立ち上がりエッジから最初の立ち下がりエッジまでの時間幅Ｔ_１が基準クロック信号φ０の３．００周期に相当することが測定される。

図１３に示す例において、被測定信号Ｓ_ｍの２番目の立ち上がりエッジは、基準クロック信号φ０の立ち上がりエッジと位相シフトクロック信号φ１の立ち上がりエッジの間に生じている。第２の時間測定部２０の初段ＦＦ２１ａ、２１ｂ、２１ｃは、それぞれ、被測定信号Ｓ_ｍを位相シフトクロック信号φ１〜φ３に応じてサンプリングすることにより信号線ｅ_１〜ｅ_３上に３ビットの値“１１１”を出力する。この３ビットの値“１１１”は、最終段を構成する後段ＦＦ２４ａ、２４ｂ、２４ｃまで伝送され、エンコーダ２５に入力される。エンコーダ２５は、“１１１”の“１”の数をカウントして、カウント値“３”（“１１”）を出力する。補正タイミング信号Ａ_５は、エンコーダ２５が“３” （“１１”）を出力するタイミングで出力されるので、エンコーダ２５の出力値“３”（“１１”）に対して“３−３”の演算を行って“０”（“００”）を得る。第２ラッチタイミング信号Ａ_２は、エンコーダ２５が“３” （“１１”）を出力するタイミングで出力されるので、第２のレジスタ７０は、補正回路１２０の出力値“０” （“００”）をラッチする。

加算回路８１、８２および出力段レジスタ９０により構成される合算部は、計算タイミング信号Ａ_３が２回目に“１”となるタイミングで、遅延部５０によって５周期分の遅延時間が付加された第１の時間測定部１０によるカウント値と、第１のレジスタ６０の出力値と、第２のレジスタ７０の出力値と、を合算する。図１３に示す例において、計算タイミング信号Ａ_３が２回目に“１”となるタイミングでの遅延部５０の出力は“４”（“１００”）であり、第１のレジスタ６０の出力値は“２”（“１０”）であり、第２のレジスタ７０の出力値は“０”（“００”）であるので、加算回路８１、８２および出力段レジスタ９０からなる合算部は、図１４（ｂ）に示す如き加算を行う。すなわち、出力段レジスタ９０は加算回路８１より供給される被測定信号Ｓ_ｍの時間幅Ｔ_２の整数部に対応するビットと、加算回路８２より供給される被測定信号Ｓ_ｍの時間幅Ｔ_２の小数部に対応するビットとを混合することにより、被測定信号Ｓ_ｍの時間幅Ｔ_２を得る。出力段レジスタ９０は、被測定信号Ｓ_ｍの最初の立ち上がりエッジから２回目の立ち上がりエッジまでの時間幅Ｔ_２として、４．５０［周期］を出力する。タイミング信号生成部４０ａは、出力段レジスタ９０が出力値４．５０［周期］を出力するタイミングで、出力タイミング信号Ａ_４を出力することにより、この出力値が有効な値であることを表示する。このようにして、被測定信号Ｓ_ｍの最初の立ち上がりエッジから２回目の立ち上がりエッジまでの時間幅Ｔ_２が基準クロック信号φ０の４．５０周期に相当することが測定される。

被測定信号Ｓ_ｍの最初の立ち上がりエッジから２回目の立ち下がりエッジまでの時間Ｔ_３、３回目の立ち上がりエッジまでの時間Ｔ_４も同様にして測定される。

このように、本発明の第３の実施形態に係る時間測定回路３によれば、１つのスタートパルスに対して複数のストップパルスが到来した場合であってもスタートパルスの受信時点から複数のストップパルスの各々の受信時点までの複数の時間幅をクロック信号の１周期よりも短い時間分解能で測定することが可能となる。従って、レーザ光の飛行時間の測定等に好適な時間測定回路を提供することが可能となる。

１、２、３ 時間測定回路
１０、１０ａ 第１の時間測定部
２０ 第２の時間測定部
２１ａ、２１ｂ、２１ｃ 初段フリップフロップ
２２ａ〜２４ａ、２２ｂ〜２４ｂ、２２ｃ〜２４ｃ 後段フリップフロップ
３０ 多相クロック生成部
４０ タイミング信号生成部
５０ 遅延部
６０ 第１のレジスタ
７０ 第２のレジスタ
８１、８２ 加算回路
９０ 出力段レジスタ

Claims (9)

1. 互いに同一の周期を有し且つ１／Ｎ周期ずつの位相差を有するＮ個のクロック信号を生成し、前記Ｎ個のクロック信号のうちの１つを基準クロック信号として出力すると共に前記基準クロック信号以外の（Ｎ−１）個のクロック信号を位相シフトクロック信号として出力する多相クロック生成部と、
   被測定信号の信号レベルの第１の変化時点から第２の変化時点までの期間に含まれる前記基準クロック信号のパルス数をカウントして得たカウント値を第１の時間幅として測定する第１の時間測定部と、
   前記被測定信号の第１の変化時点における前記位相シフトクロック信号の各々の信号レベルに基づいて、前記被測定信号の第１の変化時点から前記第１の時間測定部においてカウントされた前記基準クロック信号の最初のパルスのエッジまでの期間に相当する第２の時間幅を測定すると共に、前記被測定信号の第２の変化時点における前記位相シフトクロック信号の各々の信号レベルに基づいて、前記第１の時間測定部においてカウントされた前記基準クロック信号の最後のパルスの次に生じるパルスのエッジから前記被測定信号の第２の変化時点までの期間に相当する第３の時間幅を測定する第２の時間測定部と、
   前記第１の時間幅と、前記第２の時間幅と、前記第３の時間幅とを合算して、前記被測定信号の前記第１の変化時点から前記第２の変化時点までの時間幅として出力する合算部と、を含む時間測定回路。
2. 前記第２の時間測定部は、
   各々が、前記（Ｎ−１）個の位相シフトクロック信号のいずれかを入力クロックとして与えられ且つ前記被測定信号を入力データとして与えられた（Ｎ−１）個の初段フリップフロップと、
   前記初段フリップフロップの各々に少なくとも１つずつ縦列接続され、且つ、各々に共通のクロック信号が入力クロックとして与えられた複数の後段フリップフロップと、
   前記複数の後段フリップフロップのうちの最も後段の（Ｎ−１）個の後段フリップフロップの各々の出力値のうち所定の値を呈するものの個数をカウントし、そのカウント値を前記第２および第３の時間幅として出力するエンコーダと、
   を含む時間測定回路。
3. 互いに異なる時間にパルスが生じる複数のパルス信号に基づいて前記被測定信号を生成する信号生成部を更に含み、
   前記信号生成部は、最初にパルスが生じるパルス信号のパルスに応じて前記被測定信号の信号レベルの第１の変化点を形成し、２番目にパルスが生じるパルス信号のパルスに応じて前記被測定信号の信号レベルの第２の変化点を形成する請求項１または２に記載の時間測定回路。
4. 前記合算部は、前記第１の時間幅を、前記被測定信号の信号レベルの第１の変化時点から第２の変化時点までの時間幅の整数部とし、前記第２の時間幅及び前記第３の時間幅を、前記被測定信号の信号レベルの前記第１の変化時点から前記第２の変化時点までの時間幅の小数部として合算する請求項１乃至３のいずれか１つに記載の時間測定回路。
5. 被測定信号の信号レベルの最初の変化時点から２番目以降の変化時点の各々までの各時間幅を測定する時間測定回路であって、
   互いに異なる時間にパルスが生じる複数のパルス信号のパルス毎に立ち上がりエッジと立ち下がりエッジが交互に生じるように前記被測定信号を生成する信号生成部と、
   互いに同一の周期を有し且つ１／Ｎ周期ずつの位相差を有するＮ個のクロック信号を生成し、前記Ｎ個のクロック信号のうちの１つを基準クロック信号として出力すると共に前記基準クロック信号以外の（Ｎ−１）個のクロック信号を位相シフトクロック信号として出力する多相クロック生成部と、
   前記被測定信号の信号レベルの最初の変化時点から２番目以降の変化時点の各々までの期間に含まれる前記基準クロック信号のパルス数を各々カウントして得たカウント値の各々を第１の時間幅として測定する第１の時間測定部と、
   前記被測定信号の最初の変化時点における前記位相シフトクロック信号の各々の信号レベルに基づいて、前記被測定信号の最初の変化時点から前記第１の時間測定部においてカウントされた前記基準クロック信号の最初のパルスのエッジまでの期間に相当する第２の時間幅を測定すると共に、前記被測定信号の信号レベルの２番目以降の変化時点の各々について、該変化時点における前記位相シフトクロック信号の各々の信号レベルに基づいて、前記第１の時間測定部においてカウントされた該変化時点までの期間に含まれる前記基準クロック信号の最後のパルスの次に生じるパルスのエッジから前記被測定信号の該変化時点までの期間に相当する第３の時間幅を各々測定する第２の時間測定部と、
   前記２番目以降の変化時点の各々について、前記第１の時間幅と、前記第２の時間幅と、前記第３の時間幅とを合算して前記被測定信号の信号レベルの最初の変化時点から該変化時点までの時間幅として出力する合算部と、
   を含む時間測定回路。
6. 前記第２の時間測定部は、
   各々が、前記（Ｎ−１）個の位相シフトクロック信号のいずれかを入力クロックとして与えられ且つ前記被測定信号を入力データとして与えられた（Ｎ−１）個の初段フリップフロップと、
   前記初段フリップフロップの各々に少なくとも１つずつ縦列接続され、且つ、各々に共通のクロック信号が入力クロックとして与えられた複数の後段フリップフロップと、
   前記後段フリップフロップのうちの最も後段の（Ｎ−１）個の後段フリップフロップの各々の出力値のうち所定の値を呈するものの個数をカウントし、そのカウント値を前記第２および第３の時間幅として出力するエンコーダと、
   を含み、
   前記時間測定回路は、
   前記被測定信号の信号レベルの２番目以降の変化時点における変化が最初の変化時点における変化と同じであるとき、前記エンコーダの出力値に基づいて、前記最も後段の（Ｎ−１）個の後段フリップフロップの各々の出力値のうち前記所定の値とは異なる値を呈するものの個数を表わすカウント値に補正する補正部を含む請求項５に記載の時間測定回路。
7. 前記補正部は、前記被測定信号の信号レベルの２番目以降の変化時点における変化が最初の変化時点における変化と同じであるとき、前記エンコーダの出力値を（Ｎ−１）から減算して得た値を補正値として出力する請求項６に記載の時間測定回路。
8. 前記補正部は、前記被測定信号の信号レベルの２番目以降の変化時点における変化が最初の変化時点における変化と同じであるとき、前記エンコーダの出力値の各ビットを反転させて得た値を補正値として出力する請求項６に記載の時間測定回路。
9. 前記合算部は、前記第１の時間幅を、前記被測定信号の信号レベルの最初の変化時点から該変化時点までの時間幅の整数部とし、前記第２の時間幅及び前記第３の時間幅を、前記被測定信号の信号レベルの最初の変化時点から該変化時点までの時間幅の小数部として合算する請求項５乃至８のいずれか１つに記載の時間測定回路。

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