JP2019169777A

JP2019169777A - 時間デジタル変換器及びａ／ｄ変換回路

Info

Publication number: JP2019169777A
Application number: JP2018054279A
Authority: JP
Inventors: 正義轟原; Masayoshi Gohara
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2018-03-22
Filing date: 2018-03-22
Publication date: 2019-10-03

Abstract

【課題】状態遷移部の状態遷移の周期を一定にするための調整回路が不要な時間デジタル変換器を提供すること。【解決手段】第１の信号に基づいて、状態の遷移を開始する状態遷移部と、第２の信号に基づいて、前記状態遷移部の状態が遷移した回数をカウントする計数部と、前記計数部がカウントした計数値を取り込んで保持する計数値保持部と、前記計数値保持部で保持された前記計数値に基づいて補償値を算出し、前記補償値を用いて、前記計数値保持部で保持された前記計数値を補正する補償部と、前記補償部で補正された前記計数値を積算し、前記第１の信号の時間イベントと前記第２の信号の時間イベントとの時間間隔に対応する第１の時間デジタル値を生成する積算部と、を含む、時間デジタル変換器。【選択図】図１

Description

本発明は、時間デジタル変換器及びＡ／Ｄ変換回路に関する。

被測定信号と基準クロック信号との時間間隔に対応する時間デジタル値を取得する時間デジタル変換器（ＴＤＣ：Time to Digital Converter）が知られている。一般に、時間デジタル変換器は、被測定信号に同期してリング発振器の状態遷移（発振）が開始し、基準クロック信号に同期してリング発振器の出力信号のエッジの数（状態遷移の回数）をカウントすることで時間デジタル値を取得する。したがって、リング発振器の発振周波数が変動すると、時間デジタル値の精度が低下するという問題がある。

これに対して、特許文献１には、リング発振器に供給する電源電圧を調整する調整回路を用いることにより、半導体製造プロセスの変動や電圧・温度の変動が生じてもリング発振器の発振周波数を一定にする技術が記載されている。したがって、時間デジタル変換器に特許文献１に記載の技術を適用すれば、リング発振器の発振周波数の変動が低減され、高精度な時間デジタル値が得られる。

特開平４−３０４７０８号公報

しかしながら、特許文献１に記載の技術を適用した時間デジタル変換器では、リング発振器の発振周波数を一定にするための調整回路が必要であるため、調整精度に起因して時間デジタル値の精度が低下するおそれがある。

本発明に係る時間デジタル変換器の一態様は、
第１の信号に基づいて、状態の遷移を開始する状態遷移部と、
第２の信号に基づいて、前記状態遷移部の状態が遷移した回数をカウントする計数部と、
前記計数部がカウントした計数値を取り込んで保持する計数値保持部と、
前記計数値保持部で保持された前記計数値に基づいて補償値を算出し、前記補償値を用いて、前記計数値保持部で保持された前記計数値を補正する補償部と、
前記補償部で補正された前記計数値を積算し、前記第１の信号の時間イベントと前記第２の信号の時間イベントとの時間間隔に対応する第１の時間デジタル値を生成する積算部と、
を含む。

前記時間デジタル変換器の一態様において、
前記第２の信号の時間イベントは、前記第１の信号の時間イベントとは独立して設定されていてもよい。

前記時間デジタル変換器の一態様において、
前記補償値の総和は、
前記状態遷移部の状態が遷移するタイミングに同期して前記第２の信号のエッジの数を
仮想的にカウントした仮想カウント値と、三角形状に設定された係数値との積和演算を行った値に相当し、
前記補償部は、
前記計数値保持部で保持された前記計数値に前記補償値を加算することにより前記計数値を補正してもよい。

前記時間デジタル変換器の一態様において、
前記補償部は、
前記計数値保持部で保持された前記計数値が上限値の１／２未満の場合は、前記計数値保持部で保持された前記計数値を所定倍した値を前記補償値とし、且つ、
前記計数値保持部で保持された前記計数値が前記上限値の１／２以上の場合は、前記上限値から前記計数値保持部で保持された前記計数値を減算した値を前記所定倍した値を前記補償値とし、
又は、
前記計数値保持部で保持された前記計数値が上限値の１／２以下の場合は、前記計数値保持部で保持された前記計数値を所定倍した値を前記補償値とし、且つ、
前記計数値保持部で保持された前記計数値が前記上限値の１／２よりも大きい場合は、前記上限値から前記計数値保持部で保持された前記計数値を減算した値を前記所定倍した値を前記補償値とし、
前記計数値保持部で保持された前記計数値に前記補償値を加算することにより前記計数値を補正してもよい。

前記時間デジタル変換器の一態様は、
ラッチ部を含み、
前記状態遷移部は、
多段遅延線と、
前記多段遅延線の一端から他端に至る信号経路上に設けられた組み合わせ回路と、
を含み、
前記第１の信号に基づいて、前記多段遅延線の状態の遷移を開始し、
前記ラッチ部は、
前記多段遅延線の出力信号を前記第２の信号に同期して取り込んで保持し、
前記計数部は、
前記ラッチ部が保持している値に基づいて、前記多段遅延線の状態が遷移した回数をカウントし、
前記ラッチ部が前記多段遅延線の出力信号を取り込むタイミングの間隔は、前記多段遅延線の状態遷移が一巡する時間よりも短くてもよい。

前記時間デジタル変換器の一態様において、
前記状態遷移部は、
複数の前記多段遅延線を含み、
前記複数の前記多段遅延線の少なくとも一部は、並列に接続され、
前記複数の前記多段遅延線から出力される特定の複数の信号の値の遷移は、遷移する前後のハミング距離が１であってもよい。

前記時間デジタル変換器の一態様において、
前記計数部は、
前記特定の複数の信号を前記ラッチ部が取り込んで保持している値に基づいて、前記多段遅延線の状態が遷移した回数の概算値としての第１のカウント値を求め、
前記特定の複数の信号を前記ラッチ部が取り込んで保持している値に基づいて、前記複数の前記多段遅延線のうち、前記ラッチ部が前記特定の複数の信号を取り込んだタイミン
グにおいて状態が遷移していた前記多段遅延線を特定し、特定した前記多段遅延線から出力される信号を前記ラッチ部が取り込んで保持している値に対してポピュレーションカウントを行って第２のカウント値を求め、
前記第１のカウント値と前記第２のカウント値に基づいて、前記多段遅延線の状態が遷移した回数を求めてもよい。

前記時間デジタル変換器の一態様は、
時間デジタル値生成部を含み、
前記状態遷移部は、
複数の前記第１の信号の各々に基づいて、状態の遷移を開始し、
前記計数部は、
前記複数の前記第１の信号の各々に対して前記状態遷移部の状態が遷移した回数をカウントし、
前記計数値保持部は、
前記計数部がカウントした複数の前記計数値を取り込んで保持し、
前記補償部は、
前記計数値保持部で保持された前記複数の前記計数値に基づいて複数の前記補償値を算出し、前記複数の前記補償値を用いて、前記計数値保持部で保持された前記複数の前記計数値を補正し、
前記積算部は、
前記補償部で補正された前記複数の前記計数値の各々を積算し、前記複数の前記第１の信号の各々の時間イベントと前記第２の信号の時間イベントとの時間間隔に対応する複数の前記第１の時間デジタル値を生成し、
前記時間デジタル値生成部は、
前記複数の前記第１の時間デジタル値に基づいて、前記複数の前記第１の信号の少なくとも２つの時間イベントの時間間隔に対応する第２の時間デジタル値を生成してもよい。

前記時間デジタル変換器の一態様は、
複数の前記状態遷移部と、
複数の前記計数部と、
複数の前記計数値保持部と、
複数の前記補償部と、
複数の前記積算部と、
時間デジタル値生成部と、
を含み、
前記複数の前記状態遷移部は、
複数の前記第１の信号の各々に基づいて、状態の遷移を開始し、
前記複数の前記計数部は、
前記複数の前記状態遷移部の各々の状態が遷移した回数をカウントし、
前記複数の前記計数値保持部は、
前記複数の前記計数部の各々がカウントした前記計数値を取り込んで保持し、
前記複数の前記補償部は、
前記複数の前記計数値保持部の各々で保持された前記計数値に基づいて複数の前記補償値を算出し、前記複数の前記補償値を用いて、前記複数の前記計数値保持部の各々で保持された前記計数値を補正し、
前記複数の前記積算部は、
前記複数の前記補償部で補正された複数の前記計数値の各々を積算し、前記複数の前記第１の信号の各々の時間イベントと前記第２の信号の時間イベントとの時間間隔に対応する複数の前記第１の時間デジタル値を生成し、
前記時間デジタル値生成部は、
前記複数の前記積算部が生成した複数の前記第１の時間デジタル値に基づいて、前記複数の前記第１の信号の少なくとも２つの時間イベントの時間間隔に対応する第２の時間デジタル値を生成してもよい。

本発明に係るＡ／Ｄ変換回路の一態様は、
入力されたアナログ信号をデジタル信号に変換して出力するＡ／Ｄ変換回路であって、
前記時間デジタル変換器の一態様と、
前記第２の信号に基づいて基準波形信号を生成する基準波形信号生成回路と、
前記アナログ信号の電圧と前記基準波形信号の電圧とを比較して前記第１の信号を出力する比較器と、
を含み、
前記時間デジタル変換器が生成する前記第１の時間デジタル値に基づく前記デジタル信号を出力する。

本発明に係るＡ／Ｄ変換回路の一態様は、
入力されたアナログ信号をデジタル信号に変換して出力するＡ／Ｄ変換回路であって、
前記時間デジタル変換器の一態様と、
前記アナログ信号の電圧をサンプリングして保持するサンプルホールド回路と、
前記第２の信号に基づいて基準波形信号を生成する基準波形信号生成回路と、
前記サンプルホールド回路が保持する電圧と前記基準波形信号の電圧とを比較して前記第１の信号を出力する比較器と、
を含み、
前記時間デジタル変換器が生成する前記第１の時間デジタル値に基づく前記デジタル信号を出力する。

時間デジタル変換器の第１実施形態の構成を示す図。遷移状態取得部の第１構成例における状態遷移部及びラッチ部を示す図。遷移状態取得部の第１構成例における計数部を示す図。遷移状態取得部の第２構成例における状態遷移部を示す図。遷移状態取得部の第２構成例における多段遅延線の構成を示す図。参照テーブル２６−０の真理値表を示す図。参照テーブル２６−１，２６−２，２６−３の真理値表を示す図。遷移状態取得部の第２構成例におけるラッチ部及び計数部を示す図。参照テーブル４９の真理値表を示す図。演算部の具体的な構成例を示す図。時間デジタル変換器におけるタイミングチャートの一例を示す図。時間デジタル変換器におけるタイミングチャートの他の一例を示す図。時間デジタル変換器におけるタイミングチャートの他の一例を示す図。図１１の例における計数値ＤＣＮＴ及び補償値ＣＲの時間変化を示す図。図１２の例における計数値ＤＣＮＴ及び補償値ＣＲの時間変化を示す図。図１３の例における計数値ＤＣＮＴ及び補償値ＣＲの時間変化を示す図。計数値ＤＣＮＴが補償値ＣＲによって補正される原理についての説明図。時間デジタル変換器の第２実施形態の構成を示す図。時間デジタル変換器の第３実施形態の構成を示す図。Ａ／Ｄ変換回路の第１実施形態の構成を示す図。Ａ／Ｄ変換回路の第１実施形態における各種信号の波形の一例を示す図。Ａ／Ｄ変換回路の第１実施形態の変形例を示す図。Ａ／Ｄ変換回路の第２実施形態の構成を示す図。Ａ／Ｄ変換回路の第２実施形態における各種信号の波形の一例を示す図。Ａ／Ｄ変換回路の第２実施形態の変形例を示す図。

以下、本発明の好適な実施形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。

１．時間デジタル変換器
１−１．第１実施形態
１−１−１．時間デジタル変換器の構成
時間デジタル変換器１の第１実施形態は、被測定信号Ｘの時間イベントと基準クロック信号ＣＬＫの時間イベントとの時間間隔に対応する時間デジタル値ＴＤを生成する。時間イベントとは、立ち上がりエッジ及び立ち上がりエッジの少なくとも一方である。

図１は、時間デジタル変換器１の第１実施形態の構成を示す図である。図１に示すように、時間デジタル変換器１の第１実施形態は、遷移状態取得部２及び演算部３を含む。

遷移状態取得部２は、制御部１０、状態遷移部２０、ラッチ部３０及び計数部４０を含む。

制御部１０は、被測定信号Ｘの立ち上がりエッジを検出してイネーブル信号ＥＮをアクティブにして出力する。本実施形態では、イネーブル信号ＥＮはハイレベルがアクティブであるものとする。制御部１０は、イネーブル信号ＥＮをハイレベルにした後に、状態遷移部２０から出力される信号Ｄに基づいて、状態遷移部２０が有する多段遅延線２１が所定の状態まで遷移したか否かを判定し、遷移したと判定した場合、イネーブル信号ＥＮをハイレベルからローレベルに切り替える。また、制御部１０は、イネーブル信号ＥＮをハイレベルからローレベルに切り替えた後、所定時間後にアクティブとなるリセット信号ＲＳＴを生成して出力する。本実施形態では、リセット信号ＲＳＴはハイレベルがアクティブであるものとする。制御部１０は、リセット信号ＲＳＴをハイレベルにした後に所定時間が経過した時点で、リセット信号ＲＳＴをハイレベルからローレベルに切り替える。イネーブル信号ＥＮは状態遷移部２０に供給され、リセット信号ＲＳＴは計数部４０に供給される。

状態遷移部２０は、被測定信号Ｘに基づいて、状態の遷移を開始する。本実施形態では、状態遷移部２０は、多段遅延線２１と組み合わせ回路２２とを有する。多段遅延線２１は、入力端から最終段の出力端に至る信号経路が、複数のバッファー素子やインバーター素子等の遅延素子のチェーンで構成された遅延線であり、１つの入力端と複数段の出力端とを有する。多段遅延線２１は、タップ付き遅延線（ＴＤＬ：Tapped Delay Line）とも呼ばれる。本実施形態では、チェーンの先頭にある遅延素子の入力端が多段遅延線２１の入力端となる。また、チェーンを構成する複数の遅延素子の各々の入力端及びチェーンの最後尾にある遅延素子の出力端が多段遅延線２１の各段の出力端となる。すなわち、チェーンの先頭にある遅延素子の入力端は多段遅延線２１の初段の出力端でもあり、チェーンの最後尾にある遅延素子の出力端は多段遅延線２１の最終段の出力端である。したがって、本実施形態では、多段遅延線２１の最終段を除く各段の出力端からは複数の遅延素子の各々の入力信号が出力され、多段遅延線２１の最終段の出力端からはチェーンの最後尾にある遅延素子の出力信号が出力される。

なお、前述の信号Ｄは、多段遅延線２１の複数段の出力端から出力される信号の少なくとも１つであってもよい。

組み合わせ回路２２は、多段遅延線２１の一端である最終段の出力端から他端である入力端に至る信号経路上に設けられている。状態遷移部２０は、イネーブル信号ＥＮがローレベルのときは状態遷移を停止しており、イネーブル信号ＥＮがハイレベルのときに状態を遷移させる。具体的には、イネーブル信号ＥＮがローレベルのときは、多段遅延線２１の最終段の出力端から出力される信号が組み合わせ回路２２において論理反転されずに多段遅延線２１の入力端に入力されることで、状態遷移部２０の状態遷移が停止する。また、イネーブル信号ＥＮがハイレベルのときは、多段遅延線２１の最終段の出力端から出力される信号が組み合わせ回路２２において論理反転されて多段遅延線２１の入力端に入力されることにより多段遅延線２１の状態が遷移する。本実施形態では、被測定信号Ｘの立ち上がりエッジによりイネーブル信号ＥＮがローレベルからハイレベルに切り換わるので、状態遷移部２０は、被測定信号Ｘに基づいて、多段遅延線２１の状態の遷移を開始する。

ラッチ部３０は、多段遅延線２１の各段の出力端からの出力信号を基準クロック信号ＣＬＫに同期して取り込んで保持する。

計数部４０は、基準クロック信号ＣＬＫに基づいて、状態遷移部２０の状態が遷移した回数をカウントする。具体的には、計数部４０は、基準クロック信号ＣＬＫに同期して、ラッチ部３０が保持している値Ｌに基づいて、多段遅延線２１の状態が遷移した回数をカウントする。計数部４０は、リセット信号ＲＳＴが入力されてもよく、この場合、計数部４０は、リセット信号ＲＳＴがローレベルのときに多段遅延線２１の状態が遷移した回数をカウントし、リセット信号ＲＳＴがハイレベルのときにカウントした値をゼロに初期化する。

なお、被測定信号Ｘは本発明における「第１の信号」に相当する。また、基準クロック信号ＣＬＫは本発明における「第２の信号」に相当する。

図１に示すように、演算部３は、計数値保持部５０、補償部６０、積算部７０及び変換部８０を含む。

計数値保持部５０は、基準クロック信号ＣＬＫに同期して、遷移状態取得部２から出力される計数値ＣＮＴを取り込んで計数値ＤＣＮＴとして保持する。計数値保持部５０は、遷移状態取得部２から出力されるリセット信号ＲＳＴがローレベルのときに計数値ＤＣＮＴを保持し、リセット信号ＲＳＴがハイレベルになると計数値ＤＣＮＴは０に初期化される。

補償部６０は、計数値保持部５０で保持された計数値ＤＣＮＴに基づいて補償値を算出し、当該補償値を用いて計数値ＤＣＮＴを補正する。

積算部７０は、基準クロック信号ＣＬＫに同期して、補償部６０で補正された計数値ＣＮＴＸを積算し、被測定信号Ｘの時間イベントと基準クロック信号ＣＬＫの時間イベントとの時間間隔に対応する時間デジタル値ＴＤを生成する。積算部７０は、リセット信号ＲＳＴがローレベルのときに計数値ＣＮＴＸを積算し、リセット信号ＲＳＴがハイレベルになると時間デジタル値ＴＤは０に初期化される。なお、時間デジタル値ＴＤは、本発明における「第１の時間デジタル値」に相当する。

変換部８０は、積算部７０が生成した時間デジタル値ＴＤを変換した時間デジタル値ＴＤＸを生成する。例えば、変換部８０は、時間デジタル値ＴＤに対して所定のスケーリングを行って時間デジタル値ＴＤＸを生成してもよいし、所定の変換式あるいはテーブル情報に従って時間デジタル値ＴＤを時間デジタル値ＴＤＸに変換してもよい。なお、演算部
３は、変換部８０を含まなくてもよい。

本実施形態では、基準クロック信号ＣＬＫの時間イベントは、被測定信号Ｘの時間イベントとは独立して設定されている。すなわち、基準クロック信号ＣＬＫの時間イベントと被測定信号Ｘの時間イベントとは非同期である。したがって、時間デジタル値ＴＤあるいは時間デジタル値ＴＤＸは、被測定信号Ｘの時間イベントに対応するタイムスタンプとして用いることができる。

なお、遷移状態取得部２は、時間デジタル値ＴＤあるいは時間デジタル値ＴＤＸを不図示の端子から外部に出力してもよいし、時間デジタル値ＴＤあるいは時間デジタル値ＴＤＸをレジスター等の記憶部に記憶し、通信インターフェース回路を介して外部に出力してもよい。

１−１−２．遷移状態取得部の構成
次に、遷移状態取得部２の具体的な構成例について説明する。

［第１構成例］
図２は、遷移状態取得部２の第１構成例における状態遷移部２０及びラッチ部３０を示す図である。

図２に示すように、遷移状態取得部２の第１構成例において、状態遷移部２０は、３１個のバッファー素子２３−０〜２３−３０、論理反転回路２４及び２入力の論理積回路２５を含む。バッファー素子２３−ｉ（ｉは０〜２９の各々）の出力端はバッファー素子２３−（ｉ＋１）の入力端と電気的に接続されている。バッファー素子２３−３０の出力端は論理反転回路２４の入力端と電気的に接続されている。論理積回路２５は、一方の入力端にイネーブル信号ＥＮが入力され、他方の入力端は論理反転回路２４の出力端と電気的に接続されている。論理積回路２５の出力端はバッファー素子２３−０の入力端と電気的に接続されている。なお、チェーンを構成する３１個のバッファー素子２３−０〜２３−３０は、図１に示した多段遅延線２１に相当する。また、論理反転回路２４及び２入力の論理積回路２５からなる回路は、図１に示した組み合わせ回路２２に相当する。

このような構成の状態遷移部２０では、イネーブル信号ＥＮをローレベルにすることにより論理積回路２５の出力信号がローレベルに保たれるので、状態遷移を停止した状態に留めることができる。このとき、多段遅延線２１は、バッファー素子２３−０〜２３−３０にそれぞれ入力される信号Ｄ０〜Ｄ３０及びバッファー素子２３−３０から出力される信号Ｄ３１がすべてローレベルである第１状態になっている。

イネーブル信号ＥＮがハイレベルになると、ローレベルの信号Ｄ３１の論理反転信号が論理反転回路２４及び論理積回路２５を通過することにより、論理積回路２５の出力信号がローレベルからハイレベルに変化し、バッファー素子２３−０に入力される信号Ｄ０がハイレベルとなる。これにより、多段遅延線２１は、第１状態から、信号Ｄ０がハイレベルであり、且つ、信号Ｄ１〜Ｄ３１がローレベルである第２状態に遷移する。次に、ハイレベルの信号Ｄ０がバッファー素子２３−０を通過するとバッファー素子２３−０の出力信号がローレベルからハイレベルに変化し、バッファー素子２３−１に入力される信号Ｄ１がハイレベルとなる。これにより、多段遅延線２１は、第２状態から、信号Ｄ０，Ｄ１がハイレベルであり、且つ、信号Ｄ２〜Ｄ３１がローレベルである第３状態に遷移する。以降、多段遅延線２１は、状態遷移を繰り返し、信号Ｄ０〜Ｄ３１がすべてハイレベルである第３３状態となる。

次に、ハイレベルの信号Ｄ３１が論理反転回路２４及び論理積回路２５を通過すると論
理積回路２５の出力信号がハイレベルからローレベルに変化し、バッファー素子２３−０に入力される信号Ｄ０がローレベルとなる。これにより、多段遅延線２１は、第３３状態から、信号Ｄ０がローレベルであり、且つ、信号Ｄ１〜Ｄ３１がハイレベルである第３４状態に遷移する。次に、ローレベルの信号Ｄ０がバッファー素子２３−０を通過するとバッファー素子２３−０の出力信号がハイレベルからローレベルに変化し、バッファー素子２３−１に入力される信号Ｄ１がローレベルとなる。これにより、多段遅延線２１は、第３４状態から、信号Ｄ０，Ｄ１がローレベルであり、且つ、信号Ｄ２〜Ｄ３１がハイレベルである第３５状態に遷移する。以降、多段遅延線２１は、状態遷移を繰り返し、信号Ｄ０〜Ｄ３０がローレベルであり、且つ、信号Ｄ３１がハイレベルである第６４状態となる。

次に、ローレベルの信号Ｄ３０がバッファー素子２３−３０を通過するとバッファー素子２３−３０の出力信号がハイレベルからローレベルに変化し、バッファー素子２３−３０から出力される信号Ｄ３１がローレベルとなる。これにより、多段遅延線２１は、第６４状態から、信号Ｄ０〜Ｄ３１がすべてローレベルである第１状態に戻る。このように、イネーブル信号ＥＮがハイレベルの間、多段遅延線２１は第１状態から第６４状態までの状態遷移を繰り返す。

なお、バッファー素子２３−０の入力端が多段遅延線２１の入力端及び初段（第１段）の出力端に相当し、バッファー素子２３−０〜２３−３０の各出力端がそれぞれ多段遅延線２１の第２段〜最終段（第３２段）の出力端に相当する。そして、多段遅延線２１の初段〜最終段の出力端からはそれぞれ信号Ｄ０〜Ｄ３１が出力される。

ラッチ部３０は、３２個のＤフリップフロップ３１−０〜３１−３１を含む。Ｄフリップフロップ３１−ｉ（ｉは０〜３０の各々）は、データ入力端子（Ｄ）がバッファー素子２３−ｉの入力端と電気的に接続され、クロック入力端子には基準クロック信号ＣＬＫが入力される。そして、Ｄフリップフロップ３１−ｉは、基準クロック信号ＣＬＫの立ち上がりエッジに同期して、信号Ｄｉを取り込んでその論理レベルに応じた値Ｌｉを保持する。また、Ｄフリップフロップ３１−３１は、データ入力端子（Ｄ）がバッファー素子２３−３０の出力端と電気的に接続され、クロック入力端子には基準クロック信号ＣＬＫが入力される。そして、Ｄフリップフロップ３１−３１は、基準クロック信号ＣＬＫの立ち上がりエッジに同期して、信号Ｄ３１を取り込んでその論理レベルに応じた値Ｌ３１を保持する。

図３は、遷移状態取得部２の第１構成例における計数部４０を示す図である。図３に示すように、計数部４０は、カウント回路４１、乗算器４２、加算器４３、Ｄフリップフロップ４４、減算器４５、加算器４６及びＤフリップフロップ４７を含む。なお、図３では図示の簡略化のため、Ｄフリップフロップ４４及びＤフリップフロップ４７はそれぞれ１つのみ図示されているが、実際にはＤフリップフロップ４４は６個存在し、Ｄフリップフロップ４７はＮ個存在する。

カウント回路４１は、ラッチ部３０が保持している３２ビットの値Ｌ０〜Ｌ３１に対して０又は１の数をポピュレーションカウントし、０〜３２のいずれかの値を有する６ビットの信号を出力する。具体的には、カウント回路４１は、Ｌ０が０であればＬ０〜Ｌ３１に対して０の数をカウントし、Ｌ０が１であればＬ０〜Ｌ３１に対して１の数をカウントする。

乗算器４２は、Ｌ０を論理反転した値と３２との乗算を行い、０又は３２の値を有する６ビットの信号を出力する。すなわち、乗算器４２は、Ｌ０が１であれば０を出力し、Ｌ０が０であれば３２を出力する。なお、乗算器４２は、Ｌ０を論理反転した値を５ビット
シフトする簡易な回路として実現することができる。

加算器４３は、カウント回路４１から出力される６ビットの信号の値と乗算器４２から出力される６ビットの信号の値とを加算して６ビットの計算値を出力する。

ここで、多段遅延線２１が第ｊ状態（ｊは１〜６４の各々）のときにラッチ部３０が信号Ｄ０〜Ｄ３１を取り込んだ場合、加算器４３から出力される６ビットの信号の値はｊ−１となる。

例えば、多段遅延線２１の状態が、信号Ｄ０がハイレベルであり、且つ、Ｄ１〜Ｄ３１がローレベルである第２状態から、信号Ｄ０〜Ｄ３１がすべてハイレベルである第３３状態までは、ハイレベルの信号が多段遅延線２１を伝播している状態である。そして、多段遅延線２１の状態が第２状態から第３３状態までのいずれかのときに、基準クロック信号ＣＬＫの立ち上がりエッジが到来すると、信号Ｄ０の論理レベルに対応する値Ｌ０は１となる。したがって、例えば、多段遅延線２１が第３３状態のときにラッチ部３０が信号Ｄ０〜Ｄ３１を取り込んだ場合、カウント回路４１から出力される６ビットの信号の値が３２になり、乗算器４２から出力される６ビットの信号の値が０になるので、加算器４３から出力される７ビットの信号の値は３２になる。

また、例えば、多段遅延線２１の状態が、信号Ｄ０がローレベルであり、且つ、Ｄ１〜Ｄ３１がハイレベルである第３４状態から、信号Ｄ０〜Ｄ３１がすべてローレベルである第１状態までは、ローレベルの信号が多段遅延線２１を伝播している状態である。そして、多段遅延線２１の状態が第３４状態から第１状態までのいずれかのときに、基準クロック信号ＣＬＫの立ち上がりエッジが到来すると、信号Ｄ０の論理レベルに対応する値Ｌ０は０となる。したがって、例えば、多段遅延線２１が第３４状態のときにラッチ部３０が信号Ｄ０〜Ｄ３１を取り込んだ場合、カウント回路４１から出力される６ビットの信号の値が１になり、乗算器４２から出力される６ビットの信号の値が３２になるので、加算器４３から出力される７ビットの信号の値は３３になる。なお、多段遅延線２１が第１状態のときにラッチ部３０が信号Ｄ０〜Ｄ３１を取り込んだ場合、カウント回路４１から出力される６ビットの信号の値は３２であり、乗算器４２から出力される６ビットの信号の値は３２であるので、これらの加算値は６４（７ビットの値１００００００）となるが、加算器４３から出力される信号は６ビットであるためその値は０（＝０００００００）となる。

６個のＤフリップフロップ４４の各々は、基準クロック信号ＣＬＫの立ち上がりエッジに同期して、加算器４３から出力される６ビットの信号の各値を取り込んで保持する。

減算器４５は、加算器４３から出力される６ビットの信号の値から６個のＤフリップフロップ４４が保持している６ビットの値を減算し、０〜６３のいずれかの値を有する６ビットの信号を出力する。減算器４５から出力される６ビットの信号の値は、基準クロック信号ＣＬＫの直近の１周期の時間に多段遅延線２１の状態が遷移した回数に相当する。

加算器４６は、減算器４５から出力される６ビットの信号の値と６個のＤフリップフロップ４７が保持している６ビットの値とを加算し、Ｎビットの信号を出力する。また、加算器４６は、加算値がＮビットの上限値以上の場合は当該上限値を有するＮビットの信号を出力する。例えば、Ｎ＝７であれば、加算器４６は０〜１２７のいずれかの値を有する７ビットの信号を出力する。

Ｎ個のＤフリップフロップ４７の各々は、基準クロック信号ＣＬＫの立ち上がりエッジに同期して、加算器４６から出力されるＮビットの信号の各値を取り込んで保持する。Ｎ
個のＤフリップフロップ４７が保持するＮビットの値は、Ｎビットの計数値ＣＮＴとして計数部４０から出力される。この計数値ＣＮＴは、イネーブル信号ＥＮがローレベルからハイレベルに遷移した時からの多段遅延線２１の状態が遷移した回数に相当する。なお、リセット信号ＲＳＴがローレベルからハイレベルに変化すると、６個のＤフリップフロップ４４及びＮ個のＤフリップフロップ４７がそれぞれ保持する値はすべて０に初期化される。これにより、計数値ＣＮＴも０に初期化され、次の計測が可能になる。

以上に説明したように、遷移状態取得部２の第１構成例によれば、多段遅延線２１の状態が遷移した回数を計数値ＣＮＴとして取得することができる。

なお、イネーブル信号ＥＮがローレベルからハイレベルに遷移してから、ラッチ部３０が信号Ｄ０〜Ｄ３１を最初に取り込むタイミング、すなわち、基準クロック信号ＣＬＫの最初の立ち上がりエッジまでの時間が長いほど、この間に多段遅延線２１の状態が遷移した回数が多いので計数値ＣＮＴの値が大きくなる。したがって、計数値ＣＮＴの値を用いることにより、イネーブル信号ＥＮがローレベルからハイレベルに遷移してから基準クロック信号ＣＬＫの最初の立ち上がりエッジまでの時間を計測することが可能である。

ただし、ラッチ部３０が信号Ｄ０〜Ｄ３１を取り込んでから次に信号Ｄ０〜Ｄ３１を取り込むまでの間に、多段遅延線２１の状態が６４回以上遷移すると、計数値ＣＮＴが誤った値となる。例えば、多段遅延線２１の状態が第１状態のときにラッチ部３０が信号Ｄ０〜Ｄ３１を取り込み、その後、多段遅延線２１の状態が６５回遷移して第２状態になったときにラッチ部３０が信号Ｄ０〜Ｄ３１を取り込んだ場合、６５回の状態遷移が１回の状態遷移とみなされ、計数値ＣＮＴは１しか増えないことになる。そのため、正しい計数値ＣＮＴが得られるように、ラッチ部３０が信号Ｄ０〜Ｄ３１を取り込むタイミングの間隔、すなわち、基準クロック信号ＣＬＫの１周期の時間は、多段遅延線２１の状態遷移が一巡する時間よりも短いことが必要である。多段遅延線２１の状態遷移が一巡する時間とは、多段遅延線２１の状態が６４回遷移するのに要する時間である。なお、基準クロック信号ＣＬＫの１周期の時間を短くすることが難しい場合には、多段遅延線２１の段数（遅延素子の数）を増やすか、各遅延素子の信号伝播時間を長くすればよい。

以上に説明したように、遷移状態取得部２の第１構成例では、ラッチ部３０が多段遅延線２１から出力される信号Ｄ０〜Ｄ３１を取り込むタイミングの間隔が、多段遅延線２１の状態遷移が一巡する時間よりも短いことにより、ラッチ部３０が保持している値Ｌ０〜Ｌ３１と状態遷移部２０の状態とを１対１に対応づけることができる。したがって、遷移状態取得部２の第１構成例によれば、基準クロック信号ＣＬＫの立ち上がりエッジ毎に、ラッチ部３０が保持している値Ｌ０〜Ｌ３１に基づいて状態遷移部２０の遷移状態を取得することができるので、状態遷移部２０の遷移状態を取得する際の煩雑性を低減させることができる。

また、遷移状態取得部２の第１構成例によれば、計数部４０が、ラッチ部３０が保持している値Ｌ０〜Ｌ３１に基づいて、多段遅延線２１の状態が遷移した回数をカウントすることにより、多段遅延線２１の状態が遷移した回数を計数値ＣＮＴとして取得することができる。そして、イネーブル信号ＥＮがローレベルからハイレベルに遷移してから、ラッチ部３０が信号Ｄ０〜Ｄ３１を最初に取り込むタイミング、すなわち、基準クロック信号ＣＬＫの最初の立ち上がりエッジまでの時間が長いほど、この間に多段遅延線２１の状態が遷移した回数が多いので計数値ＣＮＴが大きくなる。したがって、計数値ＣＮＴを用いることにより、イネーブル信号ＥＮがローレベルからハイレベルに遷移してから基準クロック信号ＣＬＫの最初の立ち上がりエッジまでの時間を計測することが可能である。

［第２構成例］
図４は、遷移状態取得部２の第２構成例における状態遷移部２０を示す図である。本構成例では、状態遷移部２０は、複数の多段遅延線２１を有し、複数の多段遅延線２１の少なくとも一部は並列に接続されている。具体的には、図４に示すように、遷移状態取得部２の第２構成例では、状態遷移部２０は、４つの多段遅延線２１−０〜２１−３及び４つの参照テーブル２６−０〜２６−３を含み、３つの多段遅延線２１−０〜２１−３が並列に接続されている。

多段遅延線２１−０は、入力端が参照テーブル２６−０の出力端子と電気的に接続され、最終段の出力端が参照テーブル２６−１〜２６−３の各々の第１入力端子と電気的に接続されている。多段遅延線２１−０の入力端には参照テーブル２６−０から出力される信号Ｄ０が入力され、多段遅延線２１−０の最終段の出力端から信号Ｔ０が出力される。

図５は、多段遅延線２１−０の構成を示す図である。図５に示すように、多段遅延線２１−０は、７個のバッファー素子２７−０〜２７−６を含む。バッファー素子２７−ｉ（ｉは０〜５の各々）の出力端はバッファー素子２７−（ｉ＋１）の入力端と電気的に接続されている。バッファー素子２７−０の入力端が多段遅延線２１−０の入力端及び初段（第１段）の出力端に相当し、バッファー素子２７−１〜２７−６の各出力端がそれぞれ多段遅延線２１−０の第２段〜最終段（第８段）の出力端に相当する。そして、多段遅延線２１−０の初段〜最終段の出力端からはそれぞれ信号Ｄ０〜Ｄ７が出力され、信号Ｄ７は信号Ｔ０として、参照テーブル２６−１〜２６−３に供給される。

多段遅延線２１−１は、入力端が参照テーブル２６−１の出力端子と電気的に接続され、出力端が参照テーブル２６−０の第１入力端子と電気的に接続されている。多段遅延線２１−１の入力端には参照テーブル２６−１から出力される信号Ｄ８が入力され、多段遅延線２１−１の最終段の出力端から信号Ｔ１が出力される。そして、多段遅延線２１−１の初段〜最終段（第８段）の出力端からはそれぞれ信号Ｄ８〜Ｄ１５が出力され、信号Ｄ１５は信号Ｔ１として、参照テーブル２６−０に供給される。なお、多段遅延線２１−１の構成は、図５に示した多段遅延線２１−０の構成と同じであるため図示を省略する。

多段遅延線２１−２は、入力端が参照テーブル２６−２の出力端子と電気的に接続され、出力端が参照テーブル２６−０の第２入力端子と電気的に接続されている。多段遅延線２１−２の入力端には参照テーブル２６−２から出力される信号Ｄ１６が入力され、多段遅延線２１−２の最終段の出力端から信号Ｔ２が出力される。そして、多段遅延線２１−２の初段〜最終段（第８段）の出力端からはそれぞれ信号Ｄ１６〜Ｄ２３が出力され、信号Ｄ２３は信号Ｔ２として、参照テーブル２６−０に供給される。なお、多段遅延線２１−２の構成は、図５に示した多段遅延線２１−０の構成と同じであるため図示を省略する。

多段遅延線２１−３は、入力端が参照テーブル２６−３の出力端子と電気的に接続され、出力端が参照テーブル２６−０の第３入力端子と電気的に接続されている。多段遅延線２１−３の入力端には参照テーブル２６−３から出力される信号Ｄ２４が入力され、多段遅延線２１−３の最終段の出力端から信号Ｔ３が出力される。そして、多段遅延線２１−３の初段〜最終段（第８段）の出力端からはそれぞれ信号Ｄ２４〜Ｄ３１が出力され、信号Ｄ３１は信号Ｔ３として、参照テーブル２６−０に供給される。なお、多段遅延線２１−３の構成は、図５に示した多段遅延線２１−０の構成と同じであるため図示を省略する。

参照テーブル２６−０は、第１入力端子に信号Ｔ１が入力され、第２入力端子に信号Ｔ２が入力され、第３入力端子に信号Ｔ３が入力され、第４入力端子にイネーブル信号ＥＮが入力される。

参照テーブル２６−１は、第１入力端子に信号Ｔ０が入力され、第２入力端子に信号Ｄ８が入力され、第３入力端子に信号Ｄ１６が入力され、第４入力端子に信号Ｄ２４が入力される。

参照テーブル２６−２は、第１入力端子に信号Ｔ０が入力され、第２入力端子に信号Ｄ８が入力され、第３入力端子に信号Ｄ１６が入力され、第４入力端子に信号Ｄ２４が入力される。

参照テーブル２６−３は、第１入力端子に信号Ｔ０が入力され、第２入力端子に信号Ｄ８が入力され、第３入力端子に信号Ｄ１６が入力され、第４入力端子に信号Ｄ２４が入力される。

そして、参照テーブル２６−０は、図６に示す真理値表に従い、信号Ｔ１，Ｔ２，Ｔ３及びイネーブル信号ＥＮの論理レベルの組み合わせに応じた論理レベルの信号Ｄ０を出力する。また、参照テーブル２６−１，２６−２，２６−３は、図７に示す真理値表に従い、信号Ｄ８，Ｄ１６，Ｄ２４及び信号Ｔ０の論理レベルの組み合わせに応じた論理レベルの信号Ｄ８，Ｄ１６，Ｄ２４をそれぞれ出力する。なお、図６及び図７において、「０」はローレベルに対応し、「１」はハイレベルに対応している。

なお、参照テーブル２６−０〜２６−３からなる回路は、図１に示した組み合わせ回路２２に相当する。

このような構成の状態遷移部２０では、イネーブル信号ＥＮをローレベルにすることで、状態遷移を停止した状態に留めることができる。多段遅延線２１−０〜２１−３が、信号Ｄ０〜Ｄ３１がすべてローレベルである第１状態で、状態遷移が停止している場合、イネーブル信号ＥＮがハイレベルになると、信号Ｔ３，Ｔ２，Ｔ１がすべてローレベルであるので、参照テーブル２６−０から出力される信号Ｄ０がローレベルからハイレベルに変化する。これにより、多段遅延線２１−０〜２１−３は、第１状態から、信号Ｄ１〜Ｄ３１がローレベルであり、且つ、信号Ｄ０がハイレベルである第２状態に遷移する。以降、多段遅延線２１−０をハイレベルの信号が伝播していくことにより、多段遅延線２１−０〜２１−３が状態遷移を繰り返し、信号Ｄ８〜Ｄ３１がローレベルであり、且つ、信号Ｄ０〜Ｄ７がハイレベルである第９状態となる。この第９状態では、信号Ｔ３，Ｔ２，Ｔ１はローレベルであり、且つ、信号Ｔ０はハイレベルである。

次に、信号Ｄ２４，Ｄ１６，Ｄ８がローレベルであり、且つ、信号Ｔ０がハイレベルであるので、参照テーブル２６−１から出力される信号Ｄ８がローレベルからハイレベルに変化する。これにより、多段遅延線２１−０〜２１−３は、第９状態から、信号Ｄ９〜Ｄ３１がローレベルであり、且つ、信号Ｄ０〜Ｄ８がハイレベルである第１０状態に遷移する。以降、多段遅延線２１−１をハイレベルの信号が伝播していくことにより、多段遅延線２１−０〜２１−３が状態遷移を繰り返し、信号Ｄ１６〜Ｄ３１がローレベルであり、且つ、信号Ｄ０〜Ｄ１５がハイレベルである第１７状態となる。この第１７状態では、信号Ｔ３，Ｔ２はローレベルであり、且つ、信号Ｔ１，Ｔ０はハイレベルである。

次に、信号Ｔ３，Ｔ２がローレベルであり、且つ、信号Ｔ１がハイレベルであるので、参照テーブル２６−０から出力される信号Ｄ０がハイレベルからローレベルに変化する。これにより、多段遅延線２１−０〜２１−３は、第１７状態から、信号Ｄ０，Ｄ１６〜Ｄ３１がローレベルであり、且つ、信号Ｄ１〜Ｄ１５がハイレベルである第１８状態に遷移する。以降、多段遅延線２１−０をローレベルの信号が伝播していくことにより、多段遅延線２１−０〜２１−３が状態遷移を繰り返し、信号Ｄ０〜Ｄ７，Ｄ１６〜Ｄ３１がロー
レベルであり、且つ、信号Ｄ８〜Ｄ１５がハイレベルである第２５状態となる。この第２５状態では、信号Ｔ３，Ｔ２，Ｔ０はローレベルであり、且つ、信号Ｔ１はハイレベルである。

次に、信号Ｄ２４，Ｄ１６，Ｔ０がローレベルであり、且つ、信号Ｄ８がハイレベルであるので、参照テーブル２６−２から出力される信号Ｄ１６がローレベルからハイレベルに変化する。これにより、多段遅延線２１−０〜２１−３は、第２５状態から、信号Ｄ０〜Ｄ７，Ｄ１７〜Ｄ３１がローレベルであり、且つ、信号Ｄ８〜Ｄ１６がハイレベルである第２６状態に遷移する。以降、多段遅延線２１−２をハイレベルの信号が伝播していくことにより、多段遅延線２１−０〜２１−３が状態遷移を繰り返し、信号Ｄ０〜Ｄ７，Ｄ２４〜Ｄ３１がローレベルであり、且つ、信号Ｄ８〜Ｄ２３がハイレベルである第３３状態となる。この第３３状態では、信号Ｔ３，Ｔ０はローレベルであり、且つ、信号Ｔ２，Ｔ１はハイレベルである。

次に、信号Ｔ３がローレベルであり、且つ、信号Ｔ２，Ｔ１がハイレベルであるので、参照テーブル２６−０から出力される信号Ｄ０がローレベルからハイレベルに変化する。これにより、多段遅延線２１−０〜２１−３は、第３３状態から、信号Ｄ１〜Ｄ７，Ｄ２４〜Ｄ３１がローレベルであり、且つ、信号Ｄ０，Ｄ８〜Ｄ２３がハイレベルである第３４状態に遷移する。以降、多段遅延線２１−０をハイレベルの信号が伝播していくことにより、多段遅延線２１−０〜２１−３が状態遷移を繰り返し、信号Ｄ２４〜Ｄ３１がローレベルであり、且つ、信号Ｄ０〜Ｄ２３がハイレベルである第４１状態となる。この第４１状態では、信号Ｔ３はローレベルであり、且つ、信号Ｔ２，Ｔ１，Ｔ０はハイレベルである。

次に、信号Ｄ２４がローレベルであり、且つ、信号Ｄ１６，Ｄ８，Ｔ０がハイレベルであるので、参照テーブル２６−１から出力される信号Ｄ８がハイレベルからローレベルに変化する。これにより、多段遅延線２１−０〜２１−３は、第４１状態から、信号Ｄ８，Ｄ２４〜Ｄ３１がローレベルであり、且つ、信号Ｄ０〜Ｄ７，Ｄ９〜Ｄ２３がハイレベルである第４２状態に遷移する。以降、多段遅延線２１−１をローレベルの信号が伝播していくことにより、多段遅延線２１−０〜２１−３が状態遷移を繰り返し、信号Ｄ８〜Ｄ１５，Ｄ２４〜Ｄ３１がローレベルであり、且つ、信号Ｄ０〜Ｄ７，Ｄ１６〜Ｄ２３がハイレベルである第４９状態となる。この第４９状態では、信号Ｔ３，Ｔ１はローレベルであり、且つ、信号Ｔ２，Ｔ０はハイレベルである。

次に、信号Ｔ３，Ｔ１がローレベルであり、且つ、信号Ｔ２がハイレベルであるので、参照テーブル２６−０から出力される信号Ｄ０がハイレベルからローレベルに変化する。これにより、多段遅延線２１−０〜２１−３は、第４９状態から、信号Ｄ０，Ｄ８〜Ｄ１５，Ｄ２４〜Ｄ３１がローレベルであり、且つ、信号Ｄ１〜Ｄ７，Ｄ１６〜Ｄ２３がハイレベルである第５０状態に遷移する。以降、多段遅延線２１−０をローレベルの信号が伝播していくことにより、多段遅延線２１−０〜２１−３が状態遷移を繰り返し、信号Ｄ０〜Ｄ１５，Ｄ２４〜Ｄ３１がローレベルであり、且つ、信号Ｄ１６〜Ｄ２３がハイレベルである第５７状態となる。この第５７状態では、信号Ｔ３，Ｔ１，Ｔ０はローレベルであり、且つ、信号Ｔ２はハイレベルである。

次に、信号Ｄ２４，Ｄ８，Ｔ０がローレベルであり、且つ、信号Ｄ１６がハイレベルであるので、参照テーブル２６−３から出力される信号Ｄ２４がローレベルからハイレベルに変化する。これにより、多段遅延線２１−０〜２１−３は、第５７状態から、信号Ｄ０〜Ｄ１５，Ｄ２３〜Ｄ３１がローレベルであり、且つ、信号Ｄ１６〜Ｄ２４がハイレベルである第５８状態に遷移する。以降、多段遅延線２１−３をハイレベルの信号が伝播していくことにより、多段遅延線２１−０〜２１−３が状態遷移を繰り返し、信号Ｄ０〜Ｄ１
５がローレベルであり、且つ、信号Ｄ１６〜Ｄ３１がハイレベルである第６５状態となる。この第６５状態では、信号Ｔ１，Ｔ０はローレベルであり、且つ、信号Ｔ３，Ｔ２はハイレベルである。

次に、信号Ｔ１がローレベルであり、且つ、信号Ｔ３，Ｔ２がハイレベルであるので、参照テーブル２６−０から出力される信号Ｄ０がローレベルからハイレベルに変化する。これにより、多段遅延線２１−０〜２１−３は、第６５状態から、信号Ｄ１〜Ｄ１５がローレベルであり、且つ、信号Ｄ０，Ｄ１６〜Ｄ３１がハイレベルである第６６状態に遷移する。以降、多段遅延線２１−０をハイレベルの信号が伝播していくことにより、多段遅延線２１−０〜２１−３が状態遷移を繰り返し、信号Ｄ８〜Ｄ１５がローレベルであり、且つ、信号Ｄ０〜Ｄ７，Ｄ１６〜Ｄ３１がハイレベルである第７３状態となる。この第７３状態では、信号Ｔ１はローレベルであり、且つ、信号Ｔ３，Ｔ２，Ｔ０はハイレベルである。

次に、信号Ｄ８がローレベルであり、且つ、信号Ｄ２４，Ｄ１６，Ｔ０がハイレベルであるので、参照テーブル２６−１から出力される信号Ｄ８がローレベルからハイレベルに変化する。これにより、多段遅延線２１−０〜２１−３は、第７３状態から、信号Ｄ９〜Ｄ１５がローレベルであり、且つ、信号Ｄ０〜Ｄ８，Ｄ１６〜Ｄ３１がハイレベルである第７４状態に遷移する。以降、多段遅延線２１−１をハイレベルの信号が伝播していくことにより、多段遅延線２１−０〜２１−３が状態遷移を繰り返し、信号Ｄ０〜Ｄ３１がすべてハイレベルである第８１状態となる。この第８１状態では、信号Ｔ３，Ｔ２，Ｔ１，Ｔ０はすべてハイレベルである。

次に、信号Ｔ３，Ｔ２，Ｔ１がハイレベルであるので、参照テーブル２６−０から出力される信号Ｄ０がハイレベルからローレベルに変化する。これにより、多段遅延線２１−０〜２１−３は、第８１状態から、信号Ｄ０がローレベルであり、且つ、信号Ｄ１〜Ｄ３１がハイレベルである第８２状態に遷移する。以降、多段遅延線２１−０をローレベルの信号が伝播していくことにより、多段遅延線２１−０〜２１−３が状態遷移を繰り返し、信号Ｄ０〜Ｄ７がローレベルであり、且つ、信号Ｄ８〜Ｄ３１がハイレベルである第８９状態となる。この第８９状態では、信号Ｔ０はローレベルであり、且つ、信号Ｔ３，Ｔ２，Ｔ１はハイレベルである。

次に、信号Ｔ０がローレベルであり、且つ、信号Ｄ２４，Ｄ１６，Ｄ８がハイレベルであるので、参照テーブル２６−２から出力される信号Ｄ１６がハイレベルからローレベルに変化する。これにより、多段遅延線２１−０〜２１−３は、第８９状態から、信号Ｄ０〜Ｄ７，Ｄ１６がローレベルであり、且つ、信号Ｄ８〜Ｄ１５，Ｄ１５〜Ｄ３１がハイレベルである第９０状態に遷移する。以降、多段遅延線２１−２をローレベルの信号が伝播していくことにより、多段遅延線２１−０〜２１−３が状態遷移を繰り返し、信号Ｄ０〜Ｄ７，Ｄ１６〜Ｄ２３がローレベルであり、且つ、信号Ｄ８〜Ｄ１５，Ｄ２４〜Ｄ３１がハイレベルである第９７状態となる。この第９７状態では、信号Ｔ２，Ｔ０はローレベルであり、且つ、信号Ｔ３，Ｔ１はハイレベルである。

次に、信号Ｔ２がローレベルであり、且つ、信号Ｔ３，Ｔ１がハイレベルであるので、参照テーブル２６−０から出力される信号Ｄ０がローレベルからハイレベルに変化する。これにより、多段遅延線２１−０〜２１−３は、第９７状態から、信号Ｄ１〜Ｄ７，Ｄ１６〜Ｄ２３がローレベルであり、且つ、信号Ｄ０，Ｄ８〜Ｄ１５，Ｄ２４〜Ｄ３１がハイレベルである第９８状態に遷移する。以降、多段遅延線２１−０をハイレベルの信号が伝播していくことにより、多段遅延線２１−０〜２１−３が状態遷移を繰り返し、信号Ｄ１６〜Ｄ２３がローレベルであり、且つ、信号Ｄ０〜Ｄ１５，Ｄ２４〜Ｄ３１がハイレベルである第１０５状態となる。この第１０５状態では、信号Ｔ２はローレベルであり、且つ
、信号Ｔ３，Ｔ１，Ｔ０はハイレベルである。

次に、信号Ｄ１６がローレベルであり、且つ、信号Ｄ２４，Ｄ８，Ｔ０がハイレベルであるので、参照テーブル２６−１から出力される信号Ｄ８がハイレベルからローレベルに変化する。これにより、多段遅延線２１−０〜２１−３は、第１０５状態から、信号Ｄ８，Ｄ１６〜Ｄ２３がローレベルであり、且つ、信号Ｄ０〜Ｄ７，Ｄ９〜Ｄ１５，Ｄ２４〜Ｄ３１がハイレベルである第１０６状態に遷移する。以降、多段遅延線２１−１をローレベルの信号が伝播していくことにより、多段遅延線２１−０〜２１−３が状態遷移を繰り返し、信号Ｄ８〜Ｄ２３がローレベルであり、且つ、信号Ｄ０〜Ｄ７，Ｄ２４〜Ｄ３１がハイレベルである第１１３状態となる。この第１１３状態では、信号Ｔ２，Ｔ１はローレベルであり、且つ、信号Ｔ３，Ｔ０はハイレベルである。

次に、信号Ｔ２，Ｔ１がローレベルであり、且つ、信号Ｔ３がハイレベルであるので、参照テーブル２６−０から出力される信号Ｄ０がハイレベルからローレベルに変化する。これにより、多段遅延線２１−０〜２１−３は、第１１３状態から、信号Ｄ０，Ｄ８〜Ｄ２３がローレベルであり、且つ、信号Ｄ１〜Ｄ７，Ｄ２４〜Ｄ３１がハイレベルである第１１４状態に遷移する。以降、多段遅延線２１−０をローレベルの信号が伝播していくことにより、多段遅延線２１−０〜２１−３が状態遷移を繰り返し、信号Ｄ０〜Ｄ２３がローレベルであり、且つ、信号Ｄ２４〜Ｄ３１がハイレベルである第１２１状態となる。この第１２１状態では、信号Ｔ２，Ｔ１，Ｔ０はローレベルであり、且つ、信号Ｔ３はハイレベルである。

次に、信号Ｄ１６，Ｄ８，Ｔ０がローレベルであり、且つ、信号Ｄ２４がハイレベルであるので、参照テーブル２６−３から出力される信号Ｄ２４がハイレベルからローレベルに変化する。これにより、多段遅延線２１−０〜２１−３は、第１２１状態から、信号Ｄ０〜Ｄ２４がローレベルであり、且つ、信号Ｄ２５〜Ｄ３１がハイレベルである第１２２状態に遷移する。以降、多段遅延線２１−３をローレベルの信号が伝播していくことにより、多段遅延線２１−０〜２１−３が状態遷移を繰り返し、信号Ｄ０〜Ｄ３０がローレベルであり、且つ、信号Ｄ３１がハイレベルである第１２８状態となった後、信号Ｄ０〜Ｄ３１がすべてローレベルである第１状態に戻る。

図８は、遷移状態取得部２の第２構成例におけるラッチ部３０及び計数部４０を示す図である。

図８に示すように、ラッチ部３０は、３２個のＤフリップフロップ３１−０〜３１−３１を含む。８個のＤフリップフロップ３１−０〜３１−７は、データ入力端子（Ｄ）が多段遅延線２１−０の初段〜最終段（第８段）の出力端とそれぞれ電気的に接続されている。８個のＤフリップフロップ３１−８〜３１−１５は、データ入力端子（Ｄ）が多段遅延線２１−１の初段〜最終段（第８段）の出力端とそれぞれ電気的に接続されている。８個のＤフリップフロップ３１−１６〜３１−２３は、データ入力端子（Ｄ）が多段遅延線２１−２の初段〜最終段（第８段）の出力端とそれぞれ電気的に接続されている。８個のＤフリップフロップ３１−２４〜３１−３１は、データ入力端子（Ｄ）が多段遅延線２１−３の初段〜最終段（第８段）の出力端とそれぞれ電気的に接続されている。また、Ｄフリップフロップ３１−０〜３１−３１のクロック入力端子には基準クロック信号ＣＬＫが入力される。そして、Ｄフリップフロップ３１−ｉ（ｉは０〜３１の各々）は、基準クロック信号ＣＬＫの立ち上がりエッジに同期して、信号Ｄｉを取り込んでその論理レベルに応じた値Ｌｉを保持する。

計数部４０は、カウント回路４１、乗算器４２、加算器４３、Ｄフリップフロップ４４、減算器４５、加算器４６、Ｄフリップフロップ４７、マルチプレクサー４８及び参照テ
ーブル４９を含む。なお、図８では図示の簡略化のため、Ｄフリップフロップ４４及びＤフリップフロップ４７はそれぞれ１つのみ図示されているが、実際にはＤフリップフロップ４４は７個存在し、Ｄフリップフロップ４７はＮ個存在する。

参照テーブル４９は、第１入力端子にＤフリップフロップ３１−０が保持している値Ｌ０が入力され、第２入力端子にＤフリップフロップ３１−８が保持している値Ｌ８が入力され、第３入力端子にＤフリップフロップ３１−１６が保持している値Ｌ１６が入力され、第４入力端子にＤフリップフロップ３１−２４が保持している値Ｌ２４が入力される。そして、参照テーブル４９は、図９に示す真理値表に従い、４ビットの値Ｌ２４，Ｌ１６，Ｌ８，Ｌ０に基づいて、ビット選択信号ＢＳＥＬ、２ビットの多段遅延線選択信号ＴＳＥＬ及び４ビットの遷移数復調用信号ＮＵＭを出力する。ビット選択信号ＢＳＥＬは計数対象が０と１のいずれであるかを示す信号である。多段遅延線選択信号ＴＳＥＬは信号が伝播中の多段遅延線が多段遅延線２１−０〜２１−３のいずれであるかを示す信号である。遷移数復調用信号ＮＵＭは信号が伝播し終わった多段遅延線の数を示す信号である。

マルチプレクサー４８は、２ビットの多段遅延線選択信号ＴＳＥＬに基づいて、８ビットの値Ｌ７〜Ｌ０、８ビットの値Ｌ１５〜Ｌ８、８ビットの値Ｌ２３〜Ｌ１６及び８ビットの値Ｌ３１〜Ｌ２４のいずれか１つを選択して８ビットの信号を出力する。具体的には、マルチプレクサー４８は、多段遅延線選択信号ＴＳＥＬの値が０であれば、８ビットの値Ｌ７〜Ｌ０を選択して出力する。また、マルチプレクサー４８は、多段遅延線選択信号ＴＳＥＬの値が１であれば、８ビットの値Ｌ１５〜Ｌ８を選択して出力する。また、マルチプレクサー４８は、多段遅延線選択信号ＴＳＥＬの値が２であれば、８ビットの値Ｌ２３〜Ｌ１６を選択して出力する。また、マルチプレクサー４８は、多段遅延線選択信号ＴＳＥＬの値が３であれば、８ビットの値Ｌ３１〜Ｌ２４を選択して出力する。

カウント回路４１は、マルチプレクサー４８から出力される８ビットの信号の値に対して、ビット選択信号ＢＳＥＬに基づき０又は１の数をポピュレーションカウントし、０〜８のいずれかの値を有する４ビットの信号を出力する。具体的には、カウント回路４１は、ビット選択信号ＢＳＥＬの値が０であれば０の数をカウントし、ビット選択信号ＢＳＥＬの値が１であれば１の数をカウントする。

乗算器４２は、４ビットの遷移数復調用信号ＮＵＭの値と８との乗算を行う。すなわち、乗算器４２は、遷移数復調用信号ＮＵＭの値の８倍の値を有する７ビットの信号を出力する。なお、乗算器４２は、遷移数復調用信号ＮＵＭの値を３ビットシフトする簡易な回路として実現することができる。

加算器４３は、カウント回路４１から出力される４ビットの信号の値と乗算器４２から出力される７ビットの信号の値とを加算し、０〜１２７のいずれかの値を有する７ビットの信号を出力する。

ここで、多段遅延線２１−０〜２１−３が第ｊ状態（ｊは１〜１２８の各々）のときにラッチ部３０が信号Ｄ０〜Ｄ３１を取り込んだ場合、加算器４３から出力される７ビットの信号の値はｊ−１となる。

例えば、多段遅延線２１−０〜２１−３の状態が、信号Ｄ０，Ｄ１６〜Ｄ３１がローレベルであり、且つ、信号Ｄ１〜Ｄ１５がハイレベルである第１８状態から、信号Ｄ０〜Ｄ７，Ｄ１６〜Ｄ３１がローレベルであり、且つ、信号Ｄ８〜Ｄ１５がハイレベルである第２５状態までは、ハイレベルの信号が多段遅延線２１−０を伝播し、さらにハイレベルの信号が多段遅延線２１−１を伝播し終わって、次に、ローレベルの信号が多段遅延線２１−０を伝播している状態である。そして、多段遅延線２１−０〜２１−３の状態が第１８
状態から第２５状態までのいずれかのときに、基準クロック信号ＣＬＫの立ち上がりエッジが到来すると、信号Ｄ２４，Ｄ１６，Ｄ８，Ｄ０の論理レベルに対応する４ビットの値Ｌ２４，Ｌ１６，Ｌ８，Ｌ０は０，０，１，０となる。このとき、図９に示すように、ビット選択信号ＢＳＥＬの値は０（ローレベルの信号が伝播していることを示す）であり、多段遅延線選択信号ＴＳＥＬの値は０（信号が多段遅延線２１−０を伝播中であることを示す）、遷移数復調用信号ＮＵＭは２（信号が伝播し終わった多段遅延線の数が２であることを示す）である。したがって、例えば、多段遅延線２１−０〜２１−３が第２５状態のときにラッチ部３０が信号Ｄ０〜Ｄ３１を取り込んだ場合、カウント回路４１から出力される４ビットの信号の値が８になるので、加算器４３から出力される７ビットの信号の値は２４になる。

なお、多段遅延線２１−０〜２１−３が第１状態のときにラッチ部３０が信号Ｄ０〜Ｄ３１を取り込んだ場合、カウント回路４１から出力される４ビットの信号の値は８であり、乗算器４２から出力される７ビットの信号の値は１２０であるので、これらの加算値は１２８（８ビットの値１０００００００）となるが、加算器４３から出力される信号は７ビットであるためその値は０（＝０００００００）となる。

７個のＤフリップフロップ４４の各々は、基準クロック信号ＣＬＫの立ち上がりエッジに同期して、加算器４３から出力される７ビットの信号の各値を取り込んで保持する。

減算器４５は、加算器４３から出力される７ビットの信号の値から７個のＤフリップフロップ４４が保持している７ビットの値を減算し、０〜１２７のいずれかの値を有する７ビットの信号を出力する。減算器４５から出力される７ビットの信号の値は、基準クロック信号ＣＬＫの直近の１周期の時間に多段遅延線２１−０〜２１−３の状態が遷移した回数に相当する。

例えば、基準クロック信号ＣＬＫの直近の１周期の時間に多段遅延線２１−０〜２１−３の状態が第１状態から第１６状態まで１５回遷移した場合、加算器４３から出力される７ビットの信号の値は１５になり、且つ、７個のＤフリップフロップ４４が保持している７ビットの値は０になる。したがって、減算器４５から出力される７ビットの信号の値は、この間の多段遅延線２１−０〜２１−３の状態遷移回数に等しい１５となる。また、基準クロック信号ＣＬＫの直近の１周期の時間に多段遅延線２１−０〜２１−３の状態が第１２４状態から第２８状態まで３２回遷移した場合、加算器４３から出力される７ビットの信号の値は１２３になり、且つ、７個のＤフリップフロップ４４が保持している７ビットの値は２７になる。したがって、これらの減算値は−９６（８ビットの値１０１０００００）となるが、減算器４５から出力される信号は７ビットであるためその値は３２（＝０１０００００）となる。

加算器４６は、減算器４５から出力される７ビットの信号の値と７個のＤフリップフロップ４７が保持している７ビットの値とを加算し、Ｎビットの信号を出力する。また、加算器４６は、加算値がＮビットの上限値以上の場合は当該上限値を有するＮビットの信号を出力する。例えば、Ｎ＝８であれば、加算器４６は０〜２５５のいずれかの値を有する８ビットの信号を出力する。

Ｎ個のＤフリップフロップ４７の各々は、基準クロック信号ＣＬＫの立ち上がりエッジに同期して、加算器４６から出力されるＮビットの信号の各値を取り込んで保持する。Ｎ個のＤフリップフロップ４７が保持するＮビットの値は、Ｎビットの計数値ＣＮＴとして計数部４０から出力される。この計数値ＣＮＴは、イネーブル信号ＥＮがローレベルからハイレベルに遷移した時からの多段遅延線２１−０〜２１−３の状態が遷移した回数に相当する。なお、リセット信号ＲＳＴがローレベルからハイレベルに変化すると、７個のＤ
フリップフロップ４４及びＮ個のＤフリップフロップ４７がそれぞれ保持する値はすべて０に初期化される。これにより、計数値ＣＮＴも０に初期化され、次の計測が可能になる。

ただし、ラッチ部３０が信号Ｄ０〜Ｄ３１を取り込んでから次に信号Ｄ０〜Ｄ３１を取り込むまでの間に、多段遅延線２１−０〜２１−３の状態が１２８回以上遷移すると、計数値ＣＮＴが誤った値となる。例えば、多段遅延線２１−０〜２１−３の状態が第１状態のときにラッチ部３０が信号Ｄ０〜Ｄ３１を取り込み、その後、多段遅延線２１−０〜２１−３の状態が１２９回遷移して第２状態になったときにラッチ部３０が信号Ｄ０〜Ｄ３１を取り込んだ場合、１２９回の状態遷移が１回の状態遷移とみなされ、計数値ＣＮＴは１しか増えないことになる。そのため、正しい計数値ＣＮＴが得られるように、ラッチ部３０が信号Ｄ０〜Ｄ３１を取り込むタイミングの間隔、すなわち、基準クロック信号ＣＬＫの１周期の時間は、多段遅延線２１−０〜２１−３の状態遷移が一巡する時間よりも短いことが必要である。多段遅延線２１−０〜２１−３の状態遷移が一巡する時間とは、多段遅延線２１−０〜２１−３の状態が１２８回遷移するのに要する時間である。なお、基準クロック信号ＣＬＫの１周期の時間を短くすることが難しい場合には、多段遅延線２１−０〜２１−３の各段数（遅延素子の数）を増やすか、各遅延素子の信号伝播時間を長くすればよい。

また、状態遷移部２０における多段遅延線２１−０〜２１−３の状態遷移のタイミングと基準クロック信号ＣＬＫの立ち上がりエッジとは非同期である。そのため、仮に、多段遅延線２１−０〜２１−３において、信号Ｄ２４，Ｄ１６，Ｄ８，Ｄ０のうちの２つ以上の論理レベルが変化する状態遷移が存在すると、ラッチ部３０が、基準クロック信号ＣＬＫの立ち上がりエッジに同期して、遷移前の状態でも遷移後の状態でもない過渡状態における信号Ｄ２４，Ｄ１６，Ｄ８，Ｄ０の値を取り込み、４ビットの値Ｌ２４，Ｌ１６，Ｌ８，Ｌ０が誤った値となる可能性がある。その結果、参照テーブル４９が４ビットの値Ｌ２４，Ｌ１６，Ｌ８，Ｌ０に基づいて出力するビット選択信号ＢＳＥＬ、多段遅延線選択信号ＴＳＥＬ及び遷移数復調用信号ＮＵＭも誤った値となり、正しい計数値ＣＮＴが得られないことになる。

これに対して、本構成例では、信号Ｄ２４，Ｄ１６，Ｄ８，Ｔ０の値が、「００００」、「０００１」、「００１１」、「００１０」、「０１１０」、「０１１１」、「０１０１」、「０１００」、「１１００」、「１１０１」、「１１１１」、「１１１０」、「１０１０」、「１０１１」、「１００１」、「１０００」、「００００」、・・・の順に、すなわち、４ビットのグレイコードに従って遷移するように、多段遅延線２１−０〜２１−３の状態が遷移する。グレイコードは、ハミング距離が１であり、隣り合う２つのコードは１ビットのみが変化する。したがって、ラッチ部３０が、基準クロック信号ＣＬＫの立ち上がりエッジに同期して、必ず、多段遅延線２１−０〜２１−３の遷移前の状態もしくは遷移後の状態における信号Ｄ２４，Ｄ１６，Ｄ８，Ｄ０の値を取り込むことになり、４ビットの値Ｌ２４，Ｌ１６，Ｌ８，Ｌ０が常に正しい値となる。

このように、本構成例によれば、４つの多段遅延線２１−０〜２１−３から出力され、参照テーブル４９で用いられる特定の４つの信号Ｄ２４，Ｄ１６，Ｄ８，Ｄ０の値の遷移は、遷移する前後のハミング距離が１であり、遷移の前後で信号Ｄ２４，Ｄ１６，Ｄ８，Ｄ０の値の１つのみが変化するので、正しい計数値ＣＮＴが得られる。

なお、４つの信号Ｄ２４，Ｄ１６，Ｄ８，Ｄ０の値の遷移は、遷移する前後のハミング距離が１であればよく、グレイコードに従った遷移でなくてもよい。

以上に説明したように、遷移状態取得部２の第２構成例では、ラッチ部３０が多段遅延
線２１−０〜２１−３から出力される信号Ｄ０〜Ｄ３１を取り込むタイミングの間隔が、多段遅延線２１−０〜２１−３の状態遷移が一巡する時間よりも短いことにより、ラッチ部３０が保持している値Ｌ０〜Ｌ３１と状態遷移部２０の状態とを１対１に対応づけることができる。したがって、遷移状態取得部２の第２構成例によれば、基準クロック信号ＣＬＫの立ち上がりエッジ毎に、ラッチ部３０が保持している値Ｌ０〜Ｌ３１に基づいて状態遷移部２０の遷移状態を取得することができるので、状態遷移部２０の遷移状態を取得する際の煩雑性を低減させることができる。

また、遷移状態取得部２の第２構成例では、計数部４０は、マルチプレクサー４８、参照テーブル４９及び乗算器４２により、特定の４つの信号Ｄ２４，Ｄ１６，Ｄ８，Ｄ０をラッチ部３０が取り込んで保持している値Ｌ２４，Ｌ１６，Ｌ８，Ｌ０に基づいて、多段遅延線２１−０〜２１−３の状態が遷移した回数の概算値としての第１のカウント値を求める。また、計数部４０は、参照テーブル４９により、ラッチ部３０が取り込んで保持している値Ｌ２４，Ｌ１６，Ｌ８，Ｌ０に基づいて、４つの多段遅延線２１−０〜２１−３のうち、ラッチ部３０が信号Ｄ２４，Ｄ１６，Ｄ８，Ｄ０を取り込んだタイミングにおいて状態が遷移していた多段遅延線を特定し、カウント回路４１により、特定した多段遅延線から出力される信号をラッチ部３０が取り込んで保持している値に対して、ポピュレーションカウントを行って第２のカウント値を求める。そして、計数部４０は、加算器４３、Ｄフリップフロップ４４、減算器４５、加算器４６及びＤフリップフロップ４７により、第１のカウント値と第２のカウント値に基づいて、多段遅延線２１−０〜２１−３の状態が遷移した回数を求める。したがって、遷移状態取得部２の第２構成例によれば、多段遅延線２１−０〜２１−３の状態が遷移した回数を計数値ＣＮＴとして取得することができる。そして、イネーブル信号ＥＮがローレベルからハイレベルに遷移してから、ラッチ部３０が信号Ｄ０〜Ｄ３１を最初に取り込むタイミング、すなわち、基準クロック信号ＣＬＫの最初の立ち上がりエッジまでの時間が長いほど、この間に多段遅延線２１−０〜２１−３の状態が遷移した回数が多いので計数値ＣＮＴの値が大きくなる。したがって、計数値ＣＮＴの値を用いることにより、イネーブル信号ＥＮがローレベルからハイレベルに遷移してから基準クロック信号ＣＬＫの最初の立ち上がりエッジまでの時間を計測することが可能である。

また、遷移状態取得部２の第２構成例では、多段遅延線２１−０〜２１−３の段数の総数が３２でありながら、第１構成例において多段遅延線２１の段数を６４とした場合と同様の計数値ＣＮＴが得られる。したがって、遷移状態取得部２の第２構成例によれば、ラッチ部３０が信号Ｄ０〜Ｄ３１を取り込むタイミングの間隔を多段遅延線２１−０〜２１−３の状態遷移が一巡する時間よりも短くすることが比較的容易であり、回路面積の低減にも有利である。

また、遷移状態取得部２の第２構成例では、カウント回路４１が、ラッチ部３０が保持する３２ビットの値Ｌ０〜Ｌ３１のうちの８ビットの値についてポピュレーションカウントを行えばよいので、カウント回路４１のサイズを低減させることができる。

［その他の構成例］
第１構成例及び第２構成例では、状態遷移部２０は、多段遅延線２１の出力端から入力端に至る信号経路を有しているが、当該信号経路を有さないもの、すなわち、発振しないものであってもよい。例えば、状態遷移部２０は、多段遅延線２１のみで構成されてもよい。この場合、例えば、多段遅延線２１は、入力端にイネーブル信号ＥＮが入力され、最終段の出力端からイネーブル信号が出力されるまで状態が遷移する。

また、第１構成例及び第２構成例では、状態遷移部２０は、多段遅延線を有しているが、多段遅延線を有さないものでもよい。例えば、状態遷移部２０がリング発振器であり、
計数部４０がリング発振器から出力されるパルス信号のエッジの数をカウントするカウンターであってもよい。この場合、例えば、リング発振器は、イネーブル信号ＥＮが入力されると発振を開始し、出力信号がローレベルからハイレベルに遷移する毎に状態が遷移し、カウンターは、リング発振器の出力信号の立ち上がりエッジの数をカウントすることで、リング発振器の状態が遷移した回数をカウントする。なお、この場合、ラッチ部３０は必要ない。

１−１−３．演算部の構成
次に、演算部３の具体的な構成例について説明する。以下では、演算部３は、変換部８０を含まないものとして説明する。

図１０は、演算部３の具体的な構成例を示す図である。図１０の例では、演算部３は、Ｄフリップフロップ５１、減算器６１、切替信号生成部６２、マルチプレクサー６３、乗算器６４、加算器６５、加算器７１及びＤフリップフロップ７２を含む。なお、図１０では図示の簡略化のため、Ｄフリップフロップ５１及びＤフリップフロップ７２はそれぞれ１つのみ図示されているが、実際にはＤフリップフロップ５１はＮ個存在し、Ｄフリップフロップ７２はＭ個存在する。なお、Ｎ個のＤフリップフロップ５１は、図１に示した計数値保持部５０に相当する。また、減算器６１、切替信号生成部６２、マルチプレクサー６３、乗算器６４及び加算器６５からなる回路は、図１に示した補償部６０に相当する。また、加算器７１及びＭ個のＤフリップフロップ７２からなる回路は、図１に示した積算部７０に相当する。

Ｎ個のＤフリップフロップ５１は、基準クロック信号ＣＬＫの立ち上がりエッジに同期して、遷移状態取得部２から出力されるＮビットの計数値ＣＮＴを取り込んで計数値ＤＣＮＴとして保持する。

減算器６１は、Ｎ個のＤフリップフロップ５１が保持しているＮビットの計数値ＤＣＮＴの上限値ＭＡＸからＮビットの計数値ＤＣＮＴを減算し、Ｎビットの信号を出力する。なお、計数値ＤＣＮＴの上限値ＭＡＸは、前述した計数値ＣＮＴの上限値と同じである。

切替信号生成部６２は、減算器６１から出力されるＮビットの信号の値が計数値ＤＣＮＴの上限値ＭＡＸの１／２よりも大きいときにローレベルとなり、減算器６１から出力されるＮビットの信号の値が計数値ＤＣＮＴの上限値ＭＡＸの１／２以下のときにハイレベルとなる切替信号ＳＸを出力する。

マルチプレクサー６３は、切替信号生成部６２から出力される切替信号ＳＸがローレベルのときはＮ個のＤフリップフロップ５１が保持しているＮビットの計数値ＤＣＮＴを選択して出力し、切替信号ＳＸがハイレベルのときは減算器６１から出力されるＮビットの信号を選択して出力する。

乗算器６４は、マルチプレクサー６３から出力されるＮビットの信号の値と２との乗算を行い、補償値ＣＲを出力する。すなわち、乗算器６４は、マルチプレクサー６３から出力されるＮビットの信号の値の２倍の値であるＮ＋１ビットの補償値ＣＲを出力する。なお、乗算器６４は、マルチプレクサー６３から出力されるＮビットの信号の値を１ビットシフトする簡易な回路として実現することができる。

加算器６５は、乗算器６４から出力されるＮ＋１ビットの補償値ＣＲとＮ個のＤフリップフロップ５１が保持しているＮビットの計数値ＤＣＮＴとを加算し、Ｎ＋１ビットの計数値ＣＮＴＸを出力する。

加算器７１は、加算器６５から出力されるＮ＋１ビットの計数値ＣＮＴＸとＭ個のＤフリップフロップ７２が保持しているＭビットの値とを加算し、Ｍビットの信号を出力する。また、加算器７１は、加算値がＭビットの上限値以上の場合は当該上限値を有するＭビットの信号を出力する。例えば、Ｍ＝８であれば、加算器７１は０〜２５５のいずれかの値を有する８ビットの信号を出力する。

Ｍ個のＤフリップフロップ７２の各々は、基準クロック信号ＣＬＫの立ち上がりエッジに同期して、加算器７１から出力されるＭビットの信号の各値を取り込んで時間デジタル値ＴＤとして保持する。なお、リセット信号ＲＳＴがローレベルからハイレベルに変化すると、Ｎ個のＤフリップフロップ５１及びＭ個のＤフリップフロップ７２がそれぞれ保持する値はすべて０に初期化される。これにより、時間デジタル値ＴＤも０に初期化され、次の計測が可能になる。

このような構成の演算部３において、補償部６０は、計数値保持部５０で保持された計数値ＤＣＮＴが上限値ＭＡＸの１／２未満の場合は、計数値ＤＣＮＴを２倍した値を補償値ＣＲとし、且つ、計数値ＤＣＮＴが上限値ＭＡＸの１／２以上の場合は、上限値ＭＡＸから計数値ＤＣＮＴを減算した値を２倍した値を補償値ＣＲとする。そして、補償部６０は、計数値保持部５０で保持された計数値ＤＣＮＴに補償値ＣＲを加算することにより計数値ＤＣＮＴを補正する。

１−１−４．時間デジタル変換器の動作
次に、図１１及び図１２及び図１３を用いて、時間デジタル変換器１の詳細な動作を説明する。図１１、図１２及び図１３は、時間デジタル変換器１におけるタイミングチャートの一例を示す図である。図１１、図１２及び図１３では、計数値ＤＣＮＴの上限値ＭＡＸが３２になっている。また、図１１の例では、被測定信号Ｘの立ち上がりエッジと基準クロック信号ＣＬＫの立ち上がりエッジとの時間間隔はＰ１であり、図１２の例では、被測定信号Ｘの立ち上がりエッジと基準クロック信号ＣＬＫの立ち上がりエッジとの時間間隔Ｐ２はＰ１よりも短い。また、図１３の例では、図１１の例と同様、被測定信号Ｘの立ち上がりエッジと基準クロック信号ＣＬＫの立ち上がりエッジとの時間間隔はＰ１であるが、状態遷移部２０の状態遷移の周期が図１１の例よりも短い。

図１１の例では、時刻ｔ０において、被測定信号Ｘがローレベルからハイレベルに遷移すると、遷移状態取得部２の状態遷移部２０の状態遷移が開始し、状態遷移回数が１ずつ増えていく。

時刻ｔ０から時間Ｐ１が経過した時刻ｔ１において、被測定信号Ｘがハイレベルに遷移した後の基準クロック信号ＣＬＫの最初の立ち上がりエッジが到来し、当該エッジに同期して計数値ＣＮＴが０から４に変わる。

時刻ｔ２において、基準クロック信号ＣＬＫの２番目の立ち上がりエッジが到来し、当該エッジに同期して計数値ＣＮＴが４から１２に変わる。また、当該エッジに同期して、計数値ＤＣＮＴが０から４に変わり、補償値ＣＲが０から８に変わり、計数値ＣＮＴＸが０から１２に変わる。

時刻ｔ３において、基準クロック信号ＣＬＫの３番目の立ち上がりエッジが到来し、当該エッジに同期して、計数値ＣＮＴが１２から２０に変わり、計数値ＤＣＮＴが４から１２に変わり、補償値ＣＲが８から２４に変わり、計数値ＣＮＴＸが１２から３６に変わる。また、当該エッジに同期して時間デジタル値ＴＤが０から１２に変わる。

時刻ｔ４において、基準クロック信号ＣＬＫの４番目の立ち上がりエッジが到来し、当
該エッジに同期して、計数値ＣＮＴが２０から２９に変わり、計数値ＤＣＮＴが１２から２０に変わり、計数値ＣＮＴＸが３６から４４に変わり、時間デジタル値ＴＤが１２から４８に変わる。

時刻ｔ５において、基準クロック信号ＣＬＫの５番目の立ち上がりエッジが到来し、当該エッジに同期して、計数値ＣＮＴが２９から３２に変わり、計数値ＤＣＮＴが２０から２９に変わり、補償値ＣＲが２４から６に変わり、計数値ＣＮＴＸが４４から３５に変わり、時間デジタル値ＴＤが４８から９２に変わる。

時刻ｔ６において、基準クロック信号ＣＬＫの６番目の立ち上がりエッジが到来し、当該エッジに同期して、計数値ＤＣＮＴが２９から３２に変わり、補償値ＣＲが６から０に変わり、計数値ＣＮＴＸが３５から３２に変わり、時間デジタル値ＴＤが９２から１２７に変わる。

時刻ｔ７において、基準クロック信号ＣＬＫの７番目の立ち上がりエッジが到来し、当該エッジに同期して、時間デジタル値ＴＤが１２７から１５９に変わる。

なお、図１１には、状態遷移部２０の状態が遷移するタイミングに同期して、基準クロック信号ＣＬＫのエッジの数を仮想的にカウントした仮想カウント値も示されており、状態遷移回数が４，１２，２０，２９の各期間において仮想カウント値が１になっている。

図１２の例でも、時刻ｔ０において、被測定信号Ｘがローレベルからハイレベルに遷移すると、遷移状態取得部２の状態遷移部２０の状態遷移が開始し、状態遷移回数が１ずつ増えていく。

時刻ｔ０から時間Ｐ２が経過した時刻ｔ１において、被測定信号Ｘがハイレベルに遷移した後の基準クロック信号ＣＬＫの最初の立ち上がりエッジが到来し、当該エッジに同期して計数値ＣＮＴが０から２に変わる。

時刻ｔ２において、基準クロック信号ＣＬＫの２番目の立ち上がりエッジが到来し、当該エッジに同期して計数値ＣＮＴが２から１０に変わる。また、当該エッジに同期して、計数値ＤＣＮＴが０から２に変わり、補償値ＣＲが０から４に変わり、計数値ＣＮＴＸが０から６に変わる。

時刻ｔ３において、基準クロック信号ＣＬＫの３番目の立ち上がりエッジが到来し、当該エッジに同期して、計数値ＣＮＴが１０から１９に変わり、計数値ＤＣＮＴが２から１０に変わり、補償値ＣＲが４から２０に変わり、計数値ＣＮＴＸが６から３０に変わる。また、当該エッジに同期して時間デジタル値ＴＤが０から６に変わる。

時刻ｔ４において、基準クロック信号ＣＬＫの４番目の立ち上がりエッジが到来し、当該エッジに同期して、計数値ＣＮＴが１９から２７に変わり、計数値ＤＣＮＴが１０から１９に変わり、補償値ＣＲが２０から２６に変わり、計数値ＣＮＴＸが３０から４５に変わり、時間デジタル値ＴＤが６から３６に変わる。

時刻ｔ５において、基準クロック信号ＣＬＫの５番目の立ち上がりエッジが到来し、当該エッジに同期して、計数値ＣＮＴが２７から３２に変わり、計数値ＤＣＮＴが１９から２７に変わり、補償値ＣＲが２６から１０に変わり、計数値ＣＮＴＸが４５から３７に変わり、時間デジタル値ＴＤが３６から８１に変わる。

時刻ｔ６において、基準クロック信号ＣＬＫの６番目の立ち上がりエッジが到来し、当
該エッジに同期して、計数値ＤＣＮＴが２７から３２に変わり、補償値ＣＲが１０から０に変わり、計数値ＣＮＴＸが３７から３２に変わり、時間デジタル値ＴＤが８１から１１８に変わる。

時刻ｔ７において、基準クロック信号ＣＬＫの７番目の立ち上がりエッジが到来し、当該エッジに同期して、時間デジタル値ＴＤが１１８から１５０に変わる。

なお、図１１と同様、図１２にも仮想カウント値が示されており、状態遷移回数が２，１０，１９，２７の各期間において仮想カウント値が１になっている。

ここで、図１１の例における時刻ｔ０から時刻ｔ１までの時間Ｐ１は、図１２の例における時刻ｔ０から時刻ｔ１までの時間Ｐ２よりも長い。また、各時刻において、図１１の例における時間デジタル値ＴＤは、図１２の例における時間デジタル値ＴＤよりも大きい値となるように遷移していく。したがって、被測定信号Ｘがローレベルからハイレベルに遷移した後、基準クロック信号ＣＬＫの立ち上がりエッジが所定回到来した時点で、積算部７０による積算を停止して時間デジタル値ＴＤを保持すると、被測定信号Ｘの立ち上がりエッジと基準クロック信号ＣＬＫの立ち上がりエッジとの時間間隔が長いほど、時間デジタル値ＴＤが大きな値となる。

図１３の例でも、時刻ｔ０において、被測定信号Ｘがローレベルからハイレベルに遷移すると、遷移状態取得部２の状態遷移部２０の状態遷移が開始し、状態遷移回数が１ずつ増えていく。

時刻ｔ２において、基準クロック信号ＣＬＫの２番目の立ち上がりエッジが到来し、当該エッジに同期して計数値ＣＮＴが４から１３に変わる。また、当該エッジに同期して、計数値ＤＣＮＴが０から４に変わり、補償値ＣＲが０から８に変わり、計数値ＣＮＴＸが０から１２に変わる。

時刻ｔ３において、基準クロック信号ＣＬＫの３番目の立ち上がりエッジが到来し、当該エッジに同期して、計数値ＣＮＴが１３から２１に変わり、計数値ＤＣＮＴが４から１３に変わり、補償値ＣＲが８から２６に変わり、計数値ＣＮＴＸが１２から３９に変わる。また、当該エッジに同期して時間デジタル値ＴＤが０から１２に変わる。

時刻ｔ４において、基準クロック信号ＣＬＫの４番目の立ち上がりエッジが到来し、当該エッジに同期して、計数値ＣＮＴが２１から３０に変わり、計数値ＤＣＮＴが１３から２１に変わり、補償値ＣＲが２６から２２に変わり、計数値ＣＮＴＸが３９から４３に変わり、時間デジタル値ＴＤが１２から５１に変わる。

時刻ｔ５において、基準クロック信号ＣＬＫの５番目の立ち上がりエッジが到来し、当該エッジに同期して、計数値ＣＮＴが３０から３２に変わり、計数値ＤＣＮＴが２１から３０に変わり、補償値ＣＲが２２から４に変わり、計数値ＣＮＴＸが４３から３４に変わり、時間デジタル値ＴＤが５１から９４に変わる。

時刻ｔ６において、基準クロック信号ＣＬＫの６番目の立ち上がりエッジが到来し、当該エッジに同期して、計数値ＤＣＮＴが３０から３２に変わり、補償値ＣＲが４から０に変わり、計数値ＣＮＴＸが３４から３２に変わり、時間デジタル値ＴＤが９４から１２８
に変わる。

時刻ｔ７において、基準クロック信号ＣＬＫの７番目の立ち上がりエッジが到来し、当該エッジに同期して、時間デジタル値ＴＤが１２８から１６０に変わる。

なお、図１１と同様、図１２にも仮想カウント値が示されており、状態遷移回数が４，１３，２１，３０の各期間において仮想カウント値が１になっている。

ここで、図１３の例における時刻ｔ０から時刻ｔ１までの時間Ｐ１は、図１１の例における時刻ｔ０から時刻ｔ１までの時間Ｐ１と同じであるが、図１３の例では、状態遷移部２０の状態遷移の周期が図１１の例よりも短い。そのため、各時刻において、図１３の例における計数値ＤＣＮＴは、図１１の例における計数値ＤＣＮＴ以上の値となるように遷移していく。しかしながら、各時刻において、図１３の例における時間デジタル値ＴＤと図１１の例における時間デジタル値ＴＤとはほとんど差がない。すなわち、温度変化、電源電圧変化、経時変化等の影響で状態遷移部２０の状態遷移の周期が変動しても、被測定信号Ｘの立ち上がりエッジと基準クロック信号ＣＬＫの立ち上がりエッジとの時間間隔Ｐ１に対応する時間デジタル値ＴＤが得られている。

図１４は、図１１の例における計数値ＤＣＮＴ及び補償値ＣＲの時間変化を示す図である。また、図１５は、図１２の例における計数値ＤＣＮＴ及び補償値ＣＲの時間変化を示す図である。また、図１６は、図１３の例における計数値ＤＣＮＴ及び補償値ＣＲの時間変化を示す図である。図１４、図１５及び図１６において、横軸は時間であり、縦軸は計数値ＤＣＮＴ又は補償値ＣＲである。図１４、図１５及び図１６において、計数値ＤＣＮＴの総和に対応する斜線部分の面積と補償値ＣＲの総和に対応する網掛け部分の面積を加算したものが最終的に得られる時間デジタル値ＴＤに相当する。なお、図１４及び図１５には、図１１の例における計数値ＤＣＮＴ及び補償値ＣＲの時間変化（図１４に示す計数値ＤＣＮＴ及び補償値ＣＲの時間変化）も破線で示されている。

図１４及び図１５に示すように、時刻ｔ０において変化した直後の計数値ＣＮＴが大きいほど、すなわち、被測定信号Ｘの立ち上がりエッジと基準クロック信号ＣＬＫの立ち上がりエッジとの時間間隔が長いほど、計数値ＤＣＮＴの総和と補償値ＣＲの総和との和に相当する時間デジタル値ＴＤも大きくなっている。換言すれば、計数値ＤＣＮＴは、被測定信号Ｘの立ち上がりエッジと基準クロック信号ＣＬＫの立ち上がりエッジとの時間間隔に応じた時間による重み付けがされており、計数値ＤＣＮＴの時間による重み付けが大きいほど時間デジタル値ＴＤが大きくなる。そして、被測定信号Ｘの立ち上がりエッジと基準クロック信号ＣＬＫの立ち上がりエッジとの時間間隔の測定分解能は、遷移状態取得部２の状態遷移部２０の状態遷移の１周期の時間が短いほど高くなる。また、図１４に示す時間デジタル値ＴＤと図１５に示す時間デジタル値ＴＤとの差は、計数値ＤＣＮＴが上限値ＭＡＸに達するまでの時間が長いほど大きくなるので、計数値ＣＮＴの上限値ＭＡＸが大きいほど測定分解能が高くなると言える。また、計数値ＤＣＮＴの上限値ＭＡＸを大きくすることで測定のダイナミックレンジが広くなる。

また、図１４及び図１６に示すように、状態遷移部２０の状態遷移の周期が短いほど、計数値ＤＣＮＴの総和が大きくなる一方、補償値ＣＲの総和は小さくなるので、状態遷移の周期が異なっていても、これらの和に相当する時間デジタル値ＴＤはほとんど差がない。換言すれば、計数値ＤＣＮＴが補償値ＣＲによって補正されることにより、被測定信号Ｘの立ち上がりエッジと基準クロック信号ＣＬＫの立ち上がりエッジとの時間間隔に対応する時間デジタル値ＴＤが得られる。

このように計数値ＤＣＮＴが補償値ＣＲによって補正される原理について、図１７を用
いて説明する。前述の通り、補償部６０は、計数値ＤＣＮＴが上限値ＭＡＸの１／２未満の場合は、計数値ＤＣＮＴを２倍した値を補償値ＣＲとし、計数値ＤＣＮＴが上限値ＭＡＸの１／２以上の場合は、上限値ＭＡＸから計数値ＤＣＮＴを減算した値を２倍した値を補償値ＣＲとする。したがって、図１１の例における補償値ＣＲの総和（網掛け部の面積）は、図１７に示す仮想カウント値と実線で示す三角形状に設定された係数値との積和演算を行った値に相当する。また、図１３の例における補償値ＣＲの総和（網掛け部の面積）は、図１７に示す仮想カウント値と破線で示す三角形状に設定された係数値との積和演算を行った値に相当する。図１７に示すように、三角形状とは、具体的には二等辺三角形の形状であり、２本の等辺が共有する頂点に対応する係数値は計数値ＤＣＮＴの上限値の３２であり、他の２つの頂点に対応する係数値は０である。図１７に示すように、状態遷移部２０の状態遷移の周期が短いほど、三角形の面積が小さくなり、仮想カウント値が１となるタイミングにおいて、係数値の増加量よりも減少量の方が大きくなる。そのため、状態遷移部２０の状態遷移の周期が短いほど、計数値ＤＣＮＴの総和が大きくなるのに対して、仮想カウント値と三角形状に設定された係数値との積和演算を行った値、すなわち補償値ＣＲの総和は小さくなるので、計数値ＤＣＮＴが補償値ＣＲによって補正されることになる。

なお、本実施形態では、状態遷移部２０の状態遷移の周期の変動による計数値ＤＣＮＴの総和の変動量を補償値ＣＲの総和の変動量によってできるだけ相殺することにより補正効果を高めるために、補償部６０は、乗算器６４において、マルチプレクサー６３から出力されるＮビットの信号の値を２倍しているが、２倍に限らず所定倍してもよい。すなわち、補償部６０は、計数値ＤＣＮＴが上限値ＭＡＸの１／２未満の場合は、計数値ＤＣＮＴを所定倍した値を補償値ＣＲとし、且つ、計数値ＤＣＮＴが上限値ＭＡＸの１／２以上の場合は、上限値ＭＡＸから計数値ＤＣＮＴを減算した値を所定倍した値を補償値ＣＲとしても補正効果が得られる。

また、補償部６０は、計数値ＤＣＮＴが上限値ＭＡＸの１／２以下の場合は、計数値ＤＣＮＴを所定倍した値を補償値ＣＲとし、且つ、計数値ＤＣＮＴが上限値ＭＡＸの１／２よりも大きい場合は、上限値ＭＡＸから計数値ＤＣＮＴを減算した値を所定倍した値を補償値ＣＲとしてもよい。この場合、切替信号生成部６２は、減算器６１から出力されるＮビットの信号の値が計数値ＤＣＮＴの上限値ＭＡＸの１／２以上のときにローレベルとなり、減算器６１から出力されるＮビットの信号の値が計数値ＤＣＮＴの上限値ＭＡＸの１／２未満のときにハイレベルとなる切替信号ＳＸを出力すればよい。このようにしても、上述した原理により、計数値ＤＣＮＴが補償値ＣＲによって補正される。

１−１−５．時間デジタル変換器の作用効果
以上に説明した時間デジタル変換器１の第１実施形態では、計数部４０が状態遷移部２０の状態遷移の回数を計測した計数値ＣＮＴを計数値保持部５０が保持し、補償部６０が計数値保持部５０で保持された計数値ＤＣＮＴに基づいて補償値ＣＲを算出する。補償値ＣＲは状態遷移部２０の状態遷移と基準クロック信号ＣＬＫとの周波数比の情報を含んでいるので、補償部６０は、補償値ＣＲを用いることにより、温度変化、電源電圧変化、経時変化等の影響で状態遷移部２０の状態遷移の周期が変動しても、また、多段遅延線２１を構成する各遅延素子の信号伝播時間にばらつきがあったとしても、計数値ＤＣＮＴを補正することができる。そして、積算部７０が補償部６０で補正された計数値ＤＣＮＴを積算することで、被測定信号Ｘの時間イベントと基準クロック信号ＣＬＫの時間イベントとの時間間隔に対応する時間デジタル値ＴＤを高精度に生成することができる。したがって、時間デジタル変換器１の第１実施形態によれば、被測定信号Ｘの時間イベントに対するタイムスタンプの精度を向上させることができる。

また、時間デジタル変換器１の第１実施形態によれば、計数部４０の後段でデジタル処
理により計数値ＤＣＮＴを補正するので高精度の時間デジタル値ＴＤを得ることができ、また、状態遷移部２０の状態遷移の周を一定にするための調整回路が不要であるため、調整精度の限界に起因して時間デジタル値ＴＤの精度が低下するおそれもない。

また、時間デジタル変換器１の第１実施形態では、補償部６０において生成される補償値ＣＲは、状態遷移部２０の状態が遷移するタイミングに同期して、基準クロック信号ＣＬＫのエッジの数を仮想的にカウントした仮想カウント値と三角形状に設定された係数値との積和演算を行った値に相当する。この仮想カウント値は、状態遷移部２０の状態遷移の１周期の時間に含まれる基準クロック信号ＣＬＫのエッジの数をカウントするレシプロカルカウント方式によって得られる周波数比の情報を含んでいる。また、時間デジタル変換器１の第１実施形態では、基準クロック信号ＣＬＫの周期よりも遷移状態部の状態遷移周期の方が短いため、レシプロカルカウント方式によって得られる周波数比の情報を用いて算出される補償値ＣＲは、基準クロック信号ＣＬＫの１周期の時間に状態遷移部２０の状態が遷移した回数をカウントする直接カウント方式によって得られる周波数比の情報を用いる場合と比較して誤差が小さくなる。したがって、時間デジタル変換器１の第１実施形態によれば、高い精度で計数値ＤＣＮＴを補正することができる。

また、時間デジタル変換器１の第１実施形態によれば、時間による重み付けがされた計数値ＣＮＴが積算部７０によって積算されることでノイズシェープ効果が得られる。そのため、遷移状態取得部２の状態遷移部２０の多段遅延線２１を構成する複数の遅延素子の信号伝播時間のばらつきによるノイズ成分が高周波側にシフトし、積算部７０により高周波成分が取り除かれるので、被測定信号Ｘの時間イベントに対するタイムスタンプの精度を向上させることができる。また、ノイズシェープ効果が得られることにより、当該複数の遅延素子の信号伝播時間のばらつきを校正する必要がない。

また、時間デジタル変換器１の第１実施形態によれば、遷移状態取得部２の状態遷移部２０の多段遅延線２１を構成する遅延素子の数を増やさなくても、計数値ＣＮＴの上限値を大きくすることで、分解能やダイナミックレンジを向上させることができる。

また、遷移状態取得部２から出力される計数値ＣＮＴに上限値が設定されていることにより、被測定信号Ｘの立ち上がりエッジと基準クロック信号ＣＬＫの立ち上がりエッジとの時間間隔に対して時間デジタル値ＴＤが線形に変化するので、時間デジタル値ＴＤをタイムスタンプとして扱うことが容易である。

１−２．第２実施形態
時間デジタル変換器１の第２実施形態は、複数の被測定信号Ｘの時間イベントの少なくとも２つの時間間隔に対応する時間デジタル値ＴＤＹ１〜ＴＤＹｍを生成する。

図１８は、時間デジタル変換器１の第２実施形態の構成を示す図である。図１８に示すように、時間デジタル変換器１の第２実施形態は、遷移状態取得部２及び演算部３を含む。

遷移状態取得部２は、ｎ個（ｎ≧２）の被測定信号Ｘ１〜Ｘｎの時間イベントを検出し、被測定信号Ｘ１〜Ｘｎの各々に対応する計数値ＣＮＴを順番に出力する。本実施形態では、被測定信号Ｘ１〜Ｘｎの各時間イベントが、この順に所定の時間以上の間隔で到来するものとする。遷移状態取得部２は、被測定信号Ｘｉ（ｉは１〜ｎ−１の各々）の時間イベントが到来して被測定信号Ｘｉに対する計数値ＣＮＴを出力した後、リセット信号ＲＳＴによって計数値ＣＮＴを０に初期化し、その後、被測定信号Ｘｉ＋１の時間イベントが到来して被測定信号Ｘｉ＋１に対する計数値ＣＮＴを出力する。

具体的には、図１に示した構成の遷移状態取得部２において、状態遷移部２０は、被測定信号Ｘ１〜Ｘｎの各々に基づいて多段遅延線２１の状態の遷移を開始し、ラッチ部３０は、被測定信号Ｘ１〜Ｘｎの各々に対して多段遅延線２１から順番に出力される信号を保持する。そして、計数部４０は、ラッチ部３０が順番に保持している値に基づいて、被測定信号Ｘ１〜Ｘｎの各々に対して多段遅延線２１の状態が遷移した回数をカウントし、被測定信号Ｘ１〜Ｘｎに対するｎ個の計数値ＣＮＴを順番に出力する。

演算部３は、計数値保持部５０、補償部６０、積算部７０及び時間デジタル値生成部９０を含む。

計数値保持部５０は、基準クロック信号ＣＬＫに同期して、遷移状態取得部２から順番に出力されるｎ個の計数値ＣＮＴを取り込んで計数値ＤＣＮＴとして保持する。計数値保持部５０は、遷移状態取得部２から出力されるリセット信号ＲＳＴがローレベルのときに計数値ＤＣＮＴを保持し、リセット信号ＲＳＴがハイレベルになると計数値ＤＣＮＴは０に初期化される。

補償部６０は、計数値保持部５０で順番に保持されたｎ個の計数値ＤＣＮＴに基づいてｎ個の補償値を算出し、当該ｎ個の補償値を用いてｎ個の計数値ＤＣＮＴを順番に補正する。

積算部７０は、基準クロック信号ＣＬＫに同期して、補償部６０で順番に補正されたｎ個の計数値ＣＮＴＸの各々を積算し、被測定信号Ｘ１〜Ｘｎの各々の時間イベントと基準クロック信号ＣＬＫの時間イベントとの時間間隔に対応するｎ個の時間デジタル値ＴＤを順番に生成する。積算部７０は、リセット信号ＲＳＴがローレベルのときに計数値ＣＮＴＸを積算し、リセット信号ＲＳＴがハイレベルになると時間デジタル値ＴＤは０に初期化される。

時間デジタル値生成部９０は、基準クロック信号ＣＬＫに同期して、被測定信号Ｘ１〜Ｘｎに対するｎ個の時間デジタル値ＴＤに基づいて、被測定信号Ｘ１〜Ｘｎの少なくとも２つの時間イベントの時間間隔に対応する時間デジタル値ＴＤＹ１〜ＴＤＹｍを生成する。例えば、ｍ＝ｎ−１であり、時間デジタル値ＴＤＹｉ（ｉは１〜ｎ−１の各々）は、被測定信号Ｘｉ＋１に対する時間デジタル値ＴＤと被測定信号Ｘｉに対する時間デジタル値ＴＤとの差分であってもよい。すなわち、時間デジタル値ＴＤＹｉはＸｉの時間イベントとＸｉ＋１の時間イベントとの時間間隔に対応していてもよい。なお、時間デジタル値ＴＤは本発明における「第１の時間デジタル値」に相当し、時間デジタル値ＴＤＹ１〜ＴＤＹｍの各々は本発明における「第２の時間デジタル値」に相当する。

本実施形態では、基準クロック信号ＣＬＫの時間イベントは、被測定信号Ｘ１〜Ｘｎの時間イベントとは独立して設定されている。すなわち、基準クロック信号ＣＬＫの時間イベントと被測定信号Ｘ１〜Ｘｎの時間イベントとは非同期である。したがって、時間デジタル値ＴＤ１〜ＴＤｎは、被測定信号Ｘ１〜Ｘｎの時間イベントの時間間隔に対応するタイムスタンプとして用いることができ、これらのタイムスタンプを用いて、被測定信号Ｘ１〜Ｘｎの少なくとも２つの時間イベントの時間間隔に対応する時間デジタル値ＴＤＹ１〜ＴＤＹｍを取得することができる。

時間デジタル値生成部９０は、時間デジタル値ＴＤＹ１〜ＴＤＹｍに対して所定のスケーリングを行って出力してもよいし、所定の変換式あるいはテーブル情報に従って時間デジタル値ＴＤＹ１〜ＴＤＹｍを変換して出力してもよい。

以上に説明した時間デジタル変換器１の第２実施形態によれば、時間デジタル変換器１
の第１実施形態と同様の効果を奏することができる。

また、時間デジタル変換器１の第２実施形態によれば、被測定信号Ｘ１〜Ｘｎに対して、遷移状態取得部２、計数値保持部５０、補償部６０及び積算部７０を共用して、時間デジタル値ＴＤＹ１〜ＴＤＹｍを生成するので、小型化が可能である。

１−３．第３実施形態
時間デジタル変換器１の第３実施形態は、第２実施形態と同様、複数の被測定信号Ｘの時間イベントの少なくとも２つの時間間隔に対応する時間デジタル値ＴＤＹ１〜ＴＤＹｍを生成する。ただし、時間デジタル変換器１の第３実施形態では、複数の遷移状態取得部２が用いられる。

図１９は、時間デジタル変換器１の第３実施形態の構成を示す図である。図１９に示すように、時間デジタル変換器１の第３実施形態は、ｎ個（ｎ≧２）の遷移状態取得部２−１〜２−ｎ及び演算部３を含む。

遷移状態取得部２−１〜２−ｎは、ｎ個の被測定信号Ｘ１〜Ｘｎの各々に基づいて、多段遅延線２１の状態の遷移を開始し、被測定信号Ｘ１〜Ｘｎの時間イベントをそれぞれ検出し、計数値ＣＮＴ１〜ＣＮＴｎをそれぞれ出力する。

演算部３は、ｎ個の計数値保持部５０−１〜５０−ｎ、ｎ個の補償部６０−１〜６０−ｎ、ｎ個の積算部７０−１〜７０−ｎ及び時間デジタル値生成部９０を含む。

計数値保持部５０−１〜５０−ｎは、基準クロック信号ＣＬＫに同期して、遷移状態取得部２−１〜２−ｎの各々から出力される計数値ＣＮＴ１〜ＣＮＴｎを取り込んで計数値ＤＣＮＴ１〜ＤＣＮＴｎとして保持する。計数値保持部５０−１〜５０−ｎは、遷移状態取得部２−１〜２−ｎからそれぞれ出力されるリセット信号ＲＳＴ１〜ＲＳＴｎがローレベルのときに計数値ＤＣＮＴ１〜ＤＣＮＴｎを保持し、リセット信号ＲＳＴ１〜ＲＳＴｎがハイレベルになると計数値ＤＣＮＴ１〜ＤＣＮＴｎは０に初期化される。

補償部６０−１〜６０−ｎは、計数値保持部５０−１〜５０−ｎで保持された計数値ＤＣＮＴ１〜ＤＣＮＴｎの各々に基づいてｎ個の補償値を算出し、当該ｎ個の補償値を用いてｎ個の計数値ＣＮＴＸ１〜ＣＮＴＸｎを補正する。

積算部７０−１〜７０−ｎは、基準クロック信号ＣＬＫに同期して、補償部６０−１〜６０−ｎで補正された計数値ＣＮＴＸ１〜ＣＮＴＸｎの各々を積算し、被測定信号Ｘ１〜Ｘｎの各々の時間イベントと基準クロック信号ＣＬＫの時間イベントとの時間間隔に対応するｎ個の時間デジタル値ＴＤ１〜ＴＤｎを生成する。積算部７０−１〜７０−ｎは、リセット信号ＲＳＴ１〜ＲＳＴｎがローレベルのときに計数値ＣＮＴＸ１〜ＣＮＴＸｎを積算し、リセット信号ＲＳＴ１〜ＲＳＴｎがハイレベルになると時間デジタル値ＴＤ１〜ＴＤｎは０に初期化される。

時間デジタル値生成部９０は、基準クロック信号ＣＬＫに同期して、積算部７０−１〜７０−ｎが生成した時間デジタル値ＴＤ１〜ＴＤｎに基づいて、被測定信号Ｘ１〜Ｘｎの少なくとも２つの時間イベントの時間間隔に対応する時間デジタル値ＴＤＹ１〜ＴＤＹｍを生成する。例えば、ｍ＝ｎ−１であり、時間デジタル値ＴＤＹｉ（ｉは１〜ｎ−１の各々）は、時間デジタル値ＴＤｉ＋１と時間デジタル値ＴＤｉとの差分であってもよい。すなわち、時間デジタル値ＴＤＹｉはＸｉの時間イベントとＸｉ＋１の時間イベントとの時間間隔に対応していてもよい。なお、時間デジタル値ＴＤ１〜ＴＤｎの各々は本発明における「第１の時間デジタル値」に相当し、時間デジタル値ＴＤＹ１〜ＴＤＹｍの各々は本
発明における「第２の時間デジタル値」に相当する。

以上に説明した時間デジタル変換器１の第３実施形態によれば、時間デジタル変換器１の第１実施形態と同様の効果を奏することができる。

また、時間デジタル変換器１の第３実施形態によれば、被測定信号Ｘ１〜Ｘｎに対して、遷移状態取得部２−１〜２−ｎ、計数値保持部５０−１〜５０−ｎ、補償部６０−１〜６０−ｎ及び積算部７０−１〜７０−ｎが並行して動作するので、被測定信号Ｘ１〜Ｘｎの時間イベントが到来する時間間隔が短い場合でも時間デジタル値ＴＤＹ１〜ＴＤＹｍを生成することができる。

２．Ａ／Ｄ変換回路
次に、上記の時間デジタル変換器１を用いたＡ／Ｄ変換回路について説明する。

２−１．第１実施形態
図２０は、Ａ／Ｄ変換回路１００の第１実施形態の構成を示す図である。図２０に示すように、Ａ／Ｄ変換回路１００の第１実施形態は、基準波形信号生成回路１０２、比較器１０３及び時間デジタル変換器１を含み、入力されたアナログ信号ＡＩＮをデジタル信号ＤＯＵＴに変換して出力する。

基準波形信号生成回路１０２は、基準クロック信号ＣＬＫに基づいて、基準波形信号ＲＥＦを生成する。基準波形信号ＲＥＦは、基準クロック信号ＣＬＫと同じ周期で電圧が変化する信号であり、例えば、三角波信号、ランプ波信号、正弦波信号、余弦波信号等であってもよい。

比較器１０３は、アナログ信号ＡＩＮの電圧と基準波形信号生成回路１０２が生成した基準波形信号ＲＥＦの電圧とを比較して被測定信号Ｘを出力する。

時間デジタル変換器１は、被測定信号Ｘの時間イベントと基準クロック信号ＣＬＫの時間イベントとの時間間隔に対応する時間デジタル値ＴＤを出力する。

そして、Ａ／Ｄ変換回路１００は、時間デジタル値ＴＤに基づくデジタル信号ＤＯＵＴを出力する。例えば、Ａ／Ｄ変換回路１００は、時間デジタル値ＴＤを有するデジタル信号ＤＯＵＴとして出力してもよいし、時間デジタル値ＴＤを、アナログ信号ＡＩＮの電圧に対して線形に変化する値を有するデジタル信号ＤＯＵＴに変換して出力してもよい。

図２１は、Ａ／Ｄ変換回路１００の第１実施形態における各種信号の波形の一例を示す図である。図２１の例では、基準波形信号ＲＥＦは、基準クロック信号ＣＬＫの立ち上が
りエッジで最低電圧となり、基準クロック信号ＣＬＫの立ち下がりエッジで最高電圧となる三角波信号である。また、被測定信号Ｘは、アナログ信号ＡＩＮの電圧が基準波形信号ＲＥＦの電圧よりも高ければハイレベルとなり、アナログ信号ＡＩＮの電圧が基準波形信号ＲＥＦの電圧よりも低ければローレベルとなっている。

図２１の例では、アナログ信号ＡＩＮの電圧の値がＶａ，Ｖｂ，Ｖｃであるときの被測定信号Ｘの立ち上がりエッジと基準クロック信号ＣＬＫの立ち上がりエッジとの時間間隔がそれぞれｔａ，ｔｂ，ｔｃになっている。そして、Ｖａ＜Ｖｂ＜Ｖｃに対してｔａ＜ｔｂ＜ｔｃであり、被測定信号Ｘの立ち上がりエッジと基準クロック信号ＣＬＫの立ち上がりエッジとの時間間隔はアナログ信号ＡＩＮの電圧に対して線形に変化している。したがって、Ａ／Ｄ変換回路１００は、ｔａ，ｔｂ，ｔｃに対応する時間デジタル値ＴＤを有するデジタル信号ＤＯＵＴとして出力することができる。

Ａ／Ｄ変換回路１００の第１実施形態によれば、時間デジタル変換器１を用いることにより、高精度、高分解能、高速処理、低消費電力化、小型化等を実現することができる。

図２２は、Ａ／Ｄ変換回路１００の第１実施形態の変形例を示す図である。図２２に示すＡ／Ｄ変換回路１００は、図２０に示したＡ／Ｄ変換回路１００に対してキャリブレーション機能が付加されている。図２２において、図２０と同様の構成要素には同じ符号が付されており、その説明を省略する。

図２２に示すＡ／Ｄ変換回路１００は、基準波形信号生成回路１０２、比較器１０３及び時間デジタル変換器１を含み、さらに、マルチプレクサー１０４、切替信号生成回路１０５及び補正回路１０６を含む。

マルチプレクサー１０４は、切替信号ＳＥＬがローレベルのときはアナログ信号ＡＩＮを選択し、切替信号ＳＥＬがハイレベルのときは基準電圧ＶＲを選択し、選択したアナログ信号ＡＩＮ又は基準電圧ＶＲをアナログ信号ＡＩＮＸとして出力する。基準電圧ＶＲはあらかじめ決められた一定電圧である。

切替信号生成回路１０５は、基準クロック信号ＣＬＫに同期して切替信号ＳＥＬを生成する。例えば、切替信号生成回路１０５は、Ａ／Ｄ変換回路１００がＡ／Ｄ変換処理を開始する直前に、あるいは、定期的に、切替信号ＳＥＬをローレベルからハイレベルにし、所定時間経過後にハイレベルからローレベルにする。

マルチプレクサー１０４から出力されるアナログ信号ＡＩＮＸは比較器１０３に入力され、基準波形信号生成回路１０２、比較器１０３及び時間デジタル変換器１により、時間デジタル値ＴＤに変換される。

補正回路１０６は、切替信号ＳＥＬがハイレベルのときは、基準クロック信号ＣＬＫに同期して、基準値と基準電圧ＶＲに対して生成された時間デジタル値ＴＤとの差を算出し、当該差を補正値として不図示のレジスターに記憶する。また、補正回路１０６は、切替信号ＳＥＬがローレベルのときは、レジスターに記憶されている補正値を用いて、アナログ信号ＡＩＮに対して生成された時間デジタル値ＴＤを補正してデジタル信号ＤＯＵＴを生成する。

Ａ／Ｄ変換回路１００の第１実施形態の変形例によれば、基準電圧ＶＲを用いたキャリブレーションを実行することにより、温度変化、電源電圧変化、経時変化等の影響を補正することができるので、Ａ／Ｄ変換を高精度に行うことができる。

２−２．第２実施形態
図２３は、Ａ／Ｄ変換回路１００の第２実施形態の構成を示す図である。図２３に示すように、Ａ／Ｄ変換回路１００の第２実施形態は、サンプルホールド回路１０１、基準波形信号生成回路１０２、比較器１０３及び時間デジタル変換器１を含み、入力されたアナログ信号ＡＩＮをデジタル信号ＤＯＵＴに変換して出力する。

サンプルホールド回路１０１は、基準クロック信号ＣＬＫに同期して、アナログ信号ＡＩＮの電圧をサンプリングして保持する。

比較器１０３は、サンプルホールド回路１０１が保持する電圧ＶＨと基準波形信号生成回路１０２が生成した基準波形信号ＲＥＦの電圧とを比較して被測定信号Ｘを出力する。

図２４は、Ａ／Ｄ変換回路１００の第２実施形態における各種信号の波形の一例を示す図である。図２４の例では、基準クロック信号ＣＬＫの立ち上がりエッジ毎に、アナログ信号ＡＩＮの電圧がサンプリングされて保持されている。また、基準波形信号ＲＥＦは、基準クロック信号ＣＬＫの立ち上がりエッジで最低電圧となり、基準クロック信号ＣＬＫの立ち下がりエッジで最高電圧となる三角波信号である。また、被測定信号Ｘは、電圧ＶＨが基準波形信号ＲＥＦの電圧よりも高ければハイレベルとなり、電圧ＶＨが基準波形信号ＲＥＦの電圧よりも低ければローレベルとなっている。

図２４の例では、アナログ信号ＡＩＮの電圧が保持された電圧ＶＨの値がＶａ，Ｖｂ，Ｖｃであるとき、被測定信号Ｘの立ち上がりエッジと基準クロック信号ＣＬＫの立ち上がりエッジとの時間間隔がそれぞれｔａ，ｔｂ，ｔｃになっている。そして、Ｖａ＜Ｖｂ＜Ｖｃに対してｔａ＜ｔｂ＜ｔｃであり、被測定信号Ｘの立ち上がりエッジと基準クロック信号ＣＬＫの立ち上がりエッジとの時間間隔はアナログ信号ＡＩＮの電圧に対して線形に変化している。したがって、Ａ／Ｄ変換回路１００は、ｔａ，ｔｂ，ｔｃに対応する時間デジタル値ＴＤを有するデジタル信号ＤＯＵＴとして出力することができる。

Ａ／Ｄ変換回路１００の第２実施形態によれば、時間デジタル変換器１を用いることにより、高精度、高分解能、高速処理、低消費電力化、小型化等を実現することができる。また、サンプルホールド回路１０１によりサンプルタイミングを一定に保つことができるので、Ａ／Ｄ変換タイミングのジッターを軽減することができる。

図２５は、Ａ／Ｄ変換回路１００の第２実施形態の変形例を示す図である。図２５に示すＡ／Ｄ変換回路１００は、図２３に示したＡ／Ｄ変換回路１００に対してキャリブレーション機能が付加されている。図２５において、図２３と同様の構成要素には同じ符号が付されており、その説明を省略する。

図２５に示すＡ／Ｄ変換回路１００は、サンプルホールド回路１０１、基準波形信号生成回路１０２、比較器１０３及び時間デジタル変換器１を含み、さらに、マルチプレクサー１０４、切替信号生成回路１０５及び補正回路１０６を含む。

マルチプレクサー１０４から出力されるアナログ信号ＡＩＮＸはサンプルホールド回路１０１に入力され、サンプルホールド回路１０１、基準波形信号生成回路１０２、比較器１０３及び時間デジタル変換器１により、時間デジタル値ＴＤに変換される。

Ａ／Ｄ変換回路１００の第２実施形態の変形例によれば、基準電圧ＶＲを用いたキャリブレーションを実行することにより、温度変化、電源電圧変化、経時変化等の影響を補正することができるので、Ａ／Ｄ変換を高精度に行うことができる。また、サンプルホールド回路１０１によりサンプルタイミングを一定に保つことができるので、Ａ／Ｄ変換タイミングのジッターを軽減することができる。

本発明は本実施形態に限定されず、本発明の要旨の範囲内で種々の変形実施が可能である。

上述した実施形態および変形例は一例であって、これらに限定されるわけではない。例えば、各実施形態および各変形例を適宜組み合わせることも可能である。

本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び効果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。

１…時間デジタル変換器、２，２−１〜２−ｎ…遷移状態取得部、３…演算部、１０…制御部、２０…状態遷移部、２１，２１−０〜２１−３…多段遅延線、２２…組み合わせ回路、２３−０〜２３−３０…バッファー素子、２４…論理反転回路、２５…論理積回路、２６−０〜２６−３参照テーブル、２７−０〜２７−６…バッファー素子、３０…ラッチ
部、３１−０〜３１−３１…Ｄフリップフロップ、４０…計数部、４１…カウント回路、４２…乗算器、４３…加算器、４４…Ｄフリップフロップ、４５…減算器、４６…加算器、４７…Ｄフリップフロップ、４８…マルチプレクサー、４９…参照テーブル、５０，５０−１〜５０−ｎ…計数値保持部、５１…Ｄフリップフロップ、６０，６０−１〜６０−ｎ…補償部、６１…減算器、６２…切替信号生成部、６３…マルチプレクサー、６４…乗算器、６５…加算器、７０，７０−１〜７０−ｎ…積算部、７１…加算器、７２…Ｄフリップフロップ、８０…変換部、９０…時間デジタル値生成部、１００…Ａ／Ｄ変換回路、１０１…サンプルホールド回路、１０２…基準波形信号生成回路、１０３…比較器、１０４…マルチプレクサー、１０５…切替信号生成回路、１０６…補正回路

Claims

第１の信号に基づいて、状態の遷移を開始する状態遷移部と、
第２の信号に基づいて、前記状態遷移部の状態が遷移した回数をカウントする計数部と、
前記計数部がカウントした計数値を取り込んで保持する計数値保持部と、
前記計数値保持部で保持された前記計数値に基づいて補償値を算出し、前記補償値を用いて、前記計数値保持部で保持された前記計数値を補正する補償部と、
前記補償部で補正された前記計数値を積算し、前記第１の信号の時間イベントと前記第２の信号の時間イベントとの時間間隔に対応する第１の時間デジタル値を生成する積算部と、
を含む、時間デジタル変換器。
請求項１において、
前記第２の信号の時間イベントは、前記第１の信号の時間イベントとは独立して設定されている、時間デジタル変換器。
請求項１又は２において、
前記補償値の総和は、
前記状態遷移部の状態が遷移するタイミングに同期して前記第２の信号のエッジの数を仮想的にカウントした仮想カウント値と、三角形状に設定された係数値との積和演算を行った値に相当し、
前記補償部は、
前記計数値保持部で保持された前記計数値に前記補償値を加算することにより前記計数値を補正する、時間デジタル変換器。
請求項１又は２において、
前記補償部は、
前記計数値保持部で保持された前記計数値が上限値の１／２未満の場合は、前記計数値保持部で保持された前記計数値を所定倍した値を前記補償値とし、且つ、
前記計数値保持部で保持された前記計数値が前記上限値の１／２以上の場合は、前記上限値から前記計数値保持部で保持された前記計数値を減算した値を前記所定倍した値を前記補償値とし、
又は、
前記計数値保持部で保持された前記計数値が上限値の１／２以下の場合は、前記計数値保持部で保持された前記計数値を所定倍した値を前記補償値とし、且つ、
前記計数値保持部で保持された前記計数値が前記上限値の１／２よりも大きい場合は、前記上限値から前記計数値保持部で保持された前記計数値を減算した値を前記所定倍した値を前記補償値とし、
前記計数値保持部で保持された前記計数値に前記補償値を加算することにより前記計数値を補正する、時間デジタル変換器。
請求項１乃至４のいずれか一項において、
ラッチ部を含み、
前記状態遷移部は、
多段遅延線と、
前記多段遅延線の一端から他端に至る信号経路上に設けられた組み合わせ回路と、
を含み、
前記第１の信号に基づいて、前記多段遅延線の状態の遷移を開始し、
前記ラッチ部は、
前記多段遅延線の出力信号を前記第２の信号に同期して取り込んで保持し、
前記計数部は、
前記ラッチ部が保持している値に基づいて、前記多段遅延線の状態が遷移した回数をカウントし、
前記ラッチ部が前記多段遅延線の出力信号を取り込むタイミングの間隔は、前記多段遅延線の状態遷移が一巡する時間よりも短い、時間デジタル変換器。
請求項５において、
前記状態遷移部は、
複数の前記多段遅延線を含み、
前記複数の前記多段遅延線の少なくとも一部は、並列に接続され、
前記複数の前記多段遅延線から出力される特定の複数の信号の値の遷移は、遷移する前後のハミング距離が１である、時間デジタル変換器。
請求項６において、
前記計数部は、
前記特定の複数の信号を前記ラッチ部が取り込んで保持している値に基づいて、前記多段遅延線の状態が遷移した回数の概算値としての第１のカウント値を求め、
前記特定の複数の信号を前記ラッチ部が取り込んで保持している値に基づいて、前記複数の前記多段遅延線のうち、前記ラッチ部が前記特定の複数の信号を取り込んだタイミングにおいて状態が遷移していた前記多段遅延線を特定し、特定した前記多段遅延線から出力される信号を前記ラッチ部が取り込んで保持している値に対してポピュレーションカウントを行って第２のカウント値を求め、
前記第１のカウント値と前記第２のカウント値に基づいて、前記多段遅延線の状態が遷移した回数を求める、時間デジタル変換器。
請求項１乃至７のいずれか一項において、
時間デジタル値生成部を含み、
前記状態遷移部は、
複数の前記第１の信号の各々に基づいて、状態の遷移を開始し、
前記計数部は、
前記複数の前記第１の信号の各々に対して前記状態遷移部の状態が遷移した回数をカウントし、
前記計数値保持部は、
前記計数部がカウントした複数の前記計数値を取り込んで保持し、
前記補償部は、
前記計数値保持部で保持された前記複数の前記計数値に基づいて複数の前記補償値を算出し、前記複数の前記補償値を用いて、前記計数値保持部で保持された前記複数の前記計数値を補正し、
前記積算部は、
前記補償部で補正された前記複数の前記計数値の各々を積算し、前記複数の前記第１の信号の各々の時間イベントと前記第２の信号の時間イベントとの時間間隔に対応する複数の前記第１の時間デジタル値を生成し、
前記時間デジタル値生成部は、
前記複数の前記第１の時間デジタル値に基づいて、前記複数の前記第１の信号の少なくとも２つの時間イベントの時間間隔に対応する第２の時間デジタル値を生成する、時間デジタル変換器。
請求項１乃至７のいずれか一項において、
複数の前記状態遷移部と、
複数の前記計数部と、
複数の前記計数値保持部と、
複数の前記補償部と、
複数の前記積算部と、
時間デジタル値生成部と、
を含み、
前記複数の前記状態遷移部は、
複数の前記第１の信号の各々に基づいて、状態の遷移を開始し、
前記複数の前記計数部は、
前記複数の前記状態遷移部の各々の状態が遷移した回数をカウントし、
前記複数の前記計数値保持部は、
前記複数の前記計数部の各々がカウントした前記計数値を取り込んで保持し、
前記複数の前記補償部は、
前記複数の前記計数値保持部の各々で保持された前記計数値に基づいて複数の前記補償値を算出し、前記複数の前記補償値を用いて、前記複数の前記計数値保持部の各々で保持された前記計数値を補正し、
前記複数の前記積算部は、
前記複数の前記補償部で補正された複数の前記計数値の各々を積算し、前記複数の前記第１の信号の各々の時間イベントと前記第２の信号の時間イベントとの時間間隔に対応する複数の前記第１の時間デジタル値を生成し、
前記時間デジタル値生成部は、
前記複数の前記積算部が生成した複数の前記第１の時間デジタル値に基づいて、前記複数の前記第１の信号の少なくとも２つの時間イベントの時間間隔に対応する第２の時間デジタル値を生成する、時間デジタル変換器。
入力されたアナログ信号をデジタル信号に変換して出力するＡ／Ｄ変換回路であって、
請求項１乃至９のいずれか一項に記載の時間デジタル変換器と、
前記第２の信号に基づいて基準波形信号を生成する基準波形信号生成回路と、
前記アナログ信号の電圧と前記基準波形信号の電圧とを比較して前記第１の信号を出力する比較器と、
を含み、
前記時間デジタル変換器が生成する前記第１の時間デジタル値に基づく前記デジタル信号を出力する、Ａ／Ｄ変換回路。
入力されたアナログ信号をデジタル信号に変換して出力するＡ／Ｄ変換回路であって、
請求項１乃至９のいずれか一項に記載の時間デジタル変換器と、
前記アナログ信号の電圧をサンプリングして保持するサンプルホールド回路と、
前記第２の信号に基づいて基準波形信号を生成する基準波形信号生成回路と、
前記サンプルホールド回路が保持する電圧と前記基準波形信号の電圧とを比較して前記第１の信号を出力する比較器と、
を含み、
前記時間デジタル変換器が生成する前記第１の時間デジタル値に基づく前記デジタル信号を出力する、Ａ／Ｄ変換回路。