JP4666409B2 - 較正パルス注入による時間−デジタル変換 - Google Patents

Description

本発明は、時間−デジタル変換器及び時間−デジタル変換の方法に関する。ＫＡＬＩＳＺ Ｊ ＥＴ ＡＬ：“Ｔｉｍｅ−ｔｏ−Ｄｉｇｉｔａｌ ｃｏｎｖｅｒｔｅｒ ｗｉｔｈ ｄｉｒｅｃｔ ｃｏｄｉｎｇ ａｎｄ １００ ｐｓ ｒｅｓｏｌｕｔｉｏｎ”ＥＬＥＣＴＲＯＮＩＣＳ ＬＥＴＴＥＲＳ、 ＩＥＥ ＳＴＥＶＥＮＡＧＥ ＧＢ、 ｖｏｌ.３１、 ｎｏ.１９、 １４ Ｓｅｐｔｅｍｂｅｒ １９９５ （１９９５−０９−１４）、ｐａｇｅｓ １６５８―１６５９、ＸＰ００６００３４１６ ＩＳＳＮ： ００１３−５１９４は、遅延素子のチェーンを備える時間−デジタル変換器について開示しており、前記遅延素子のチェーンのステータスは、変換される時間間隔に関するデジタル信号、前記遅延素子のチェーンへ、時間において既知の位置の第１、及び第２較正パルスを注入する較正トリガ手段、前記較正パルスに応じて前記遅延素子のチェーンの第１、及び第２現ステータスを捕捉するＲＯＭマトリクス、単独の遅延素子の平均遅延を決定する手段、及び前記時間間隔が前記デジタル信号に変換する際に、前記平均遅延を考慮する手段を表す。

本発明の目的は、改良された時間−デジタル変換の提供である。この目的は独立請求項により解決される。更なる実施形態は従属請求項において示す。

較正パルスは遅延素子の少なくとも１つのチェーンに注入される。較正パルスは２つの基準クロックエッジを備えることができ、較正パルスの時間における位置及び／又は持続時間が正確にわかる。一実施形態においては、遅延素子の前記チェーンの第１の現ステータスを較正パルスに応じて捕捉し、前または後に、遅延素子の前記チェーンの第２の現ステータスを、変換する前記時間に関連する信号に応じて捕捉する。率は、例えば第１の現ステータスをノルム因数として使用して第２の現ステータスをノルム定義することによって、第１の現ステータスと第２の現ステータスを使用して求め、このような率は前記時間を前記デジタル値に変換する際に考慮される。一実施形態においては、第１の現ステータスと第２の現ステータスを記憶し、記憶する数値に変換することができ、その後、前記時間を前記デジタル値に変換する際に、指数「第２値：第１値」を計算し、考慮に入れることができる。

一実施形態において、遅延素子のチェーンの第１ステータスを前記較正パルスに応じて予想し、前記較正パルスに応じた現ステータスを捕捉または測定し、予想第１ステータスと比較する。予想ステータスと比較された、前記較正パルスに応じた現ステータスの偏差を計算し、記憶する。変換する時間の変換中、記憶されている偏差値が考慮され、その結果非常に正確な時間−デジタル変換が行われる。

一実施形態においては、同じ遅延素子を較正と変換に使用する。一実施形態においては、例えば変換する時間間隔を表すパルスの直前または直後、前記変換する時間間隔の近辺で適時に較正パルスを注入する。

一実施形態においては、遅延素子のチェーンが閉ループ中で生成され、発振のために励起できる閉リングを確立し、リング発振器を形成する。代替的な実施形態においては、遅延素子は最初の素子と最後の素子を有する直列で配列される。一実施形態においては、遅延素子の少なくとも２つのチェーンが縦列グループ中に配列され、例えば変換器は遅延素子の２つの開放した（閉ループではない）チェーンを備えるバーニア遅延線を備える。

実施形態では、例えばタイムスタンプ用途または時間間隔測定のために時間−デジタル変換を実現できる。代替的な実施形態は、デジタルシステムにおけるジッタ測定、動的位相ロックループ測定、高い線形性を備えた位相変調または周波数変調された搬送波の復調、及び／又は高い線形性を備えたアナログ／デジタル変換に応用できる。高分解能の時間−デジタル変換器は、例えば飛行時間型の粒子検知器、レーザ測距器、及びロジックアナライザ等の数多くの測定システムに応用される。材料表面分析の工業的方法においてのみならず、素粒子物理学の実験にも使用される近代的な飛行時間型分光法システムは、時間−デジタル変換器が１ｎｓをはるかに下回る分解能、低い不感時間、及び大きなダイナミックレンジを要する。

バーニア遅延線の動作は、時間分解能を論理バッファ遅延により求める遅延線方法に基づいている。第１遅延チェーンにおけるバッファの遅延は、第２遅延チェーンにおけるバッファの遅延よりも大きい。ＳＴＡＲＴパルスとＳＴＯＰパルスはそれぞれの遅延チェーン中を伝搬するので、それらの時間差は、パルスが遅延線を通って伝搬するにつれて減少する。各遅延素子の出力で、第１遅延チェーンと第２遅延チェーンの信号がアービター回路に送られ、例えば、Ｄラッチがこの機能を実行することができ、どのパルスが最初に到達したのかを検出する。ＳＴＯＰ信号がＳＴＡＲＴ信号に追いつく遅延線における位置は、分解能がバッファ遅延の差に等しいデジタル形式で、ＳＴＡＲＴとＳＴＯＰの間で測定される時間についての情報を提供する。

第１チェーンの第１遅延素子と第２チェーンの第１遅延素子が第１グループを形成し、両方の第１遅延素子が例えば２つのＤフリップフロップによって形成される第１シフトレジスタに接続され、第１フリップフロップの出力が第２フリップフロップの入力に結合される。第１フリップフロップと第２フリップフロップの出力は、更なる処理のためにバーニア遅延線の外部で使用できる。同様に、第１遅延チェーンと第２遅延チェーンの第２遅延素子が第２シフトレジスタ等などに結合される。

シフトレジスタのデジタル出力は、変換する時間の基準を表す。粗時間は、変換する時間に関連した基準クロックサイクルの数を数えることによって変換することができ、このようにして長期の精度を提供する。微細時間は、バーニア遅延線のパルス位置を検出することによって変換することができ、サブゲート遅延分解能をもたらす。一実施形態においては、バーニア遅延線のステータスの並列捕捉により高いサンプルレートが得られる。一実施形態においては、パルス位置のヒストグラム、及び統計的に独立したトリガソースとしてのリング発振器の使用に基づく線形性の較正が非常に優れた線形性を提供する。一実施形態においては、あらゆる測定パルス位置の後のバーニア遅延線中に２つの基準クロックエッジを注入することによって絶対微細時間を補正することにより、微細時間と粗時間の境界で非常に優れた線形性が得られる。一実施形態においては、較正と変換の段階の間の同じ論理回路を通る読み出しにより、例えば温度または電圧のドリフト等のあらゆるドリフトに起因するあらゆるマイナス影響が回避される。

一実施形態においてシフトレジスタは、深さ、つまり較正パルス数が加えられる測定パルス数に相当するステージ数を有する。１つの測定パルスと１つの較正パルスを用いる実施形態においては、シフトレジスタは２つのステージと、同様にシフトレジスタごとに２つの出力信号を有する。各シフトレジスタの２つの出力は、２つのＤフリップフロップの出力によって形成される。一実施形態においては、全てのシフトレジスタの全ての第１出力が較正パルスの時間の基準を表すのに対し、全てのシフトレジスタの全ての第２出力は変換する時間の基準を表す。

また本発明は、時間において既知の位置及び／又は持続時間の較正パルスを遅延素子の少なくとも１つのチェーンに注入し、時間間隔を前記デジタル信号に変換する際に、較正パルスに応じた遅延素子の予想される第１のステータスとの第２の現ステータスの間の偏差を考慮するステップを含む時間−デジタル変換の方法に関する。

本発明の実施形態は、任意の種類のデータキャリアに記憶できる、またはそれ以外の場合、任意の種類のデータキャリアによって提供可能であり、任意の適切なデータ処理装置の中、または任意の適切なデータ処理装置によって実行される可能性がある１つまたは複数の適切なソフトウェアプログラムによって、部分的にまたは完全に具現化または支援可能である。ソフトウェアプログラムまたはルーチンは、好ましくは、較正段階の間及び／又は変換段階の間に、特にパルス位置をデジタル時間値に関連付けるステップの間、粗カウンタを選択する決定のための補正表に従った関連デジタル時間値の補正の間、及び／又は粗時間カウンタ装置と微細時間カウンタ装置の出力の結合の間に適用できる。

本発明の他の目的及び実施形態に付随する利点の多くは容易に認識され、添付の図面とともに以下の詳細な実施形態の説明を参照することにより、より良く理解できよう。実質的または機能的に同一または同様の特徴は、同一の参照符号により参照する。

図１は、リング発振器２４を備える時間−デジタル変換器１０を示す。時間−デジタル変換は粗時間変換と微細時間変換の組み合わせである。粗時間は、安定した基準クロック１６に接続されている第１入力１４と、Ｄフリップフロップ２０の出力に接続されている第２入力１８を有する粗時間変換装置１２によって決定する。第２入力１８は粗カウンタ１２のＣＯＵＮＴ ＥＮＡＢＬＥ（ＣＥ）またはリセットを表す。カウント値Ｃは変換する粗時間を表す出力２２で出力される。

パルスは、複数の遅延要素２６と奇数のインバータ２８とを備えるリング発振器２４で計算される。各遅延素子２６と前記インバータ２８の出力は、第２微細時間レジスタ３２のみならず第１微細時間レジスタ３０にも接続される。リング発振器２４の状態は、Ｄフリップフロップ２０の入力のみならず、第１微細時間レジスタ３０の入力３６にも接続されるトリガ信号３４の上りエッジに応じて第１微細時間レジスタ３０で捕捉される。第１パルス位置論理装置３８が、トリガ信号３４の上りエッジの時点のリング発振器２４の中のパルス位置を決定する。

クロック１６の続く上りエッジで、リング発振器２４の状態が第２微細時間レジスタ３２で捕捉される。第２パルス位置論理装置４０は第２微細時間レジスタ３２と接続され、クロック信号１６の続く上りエッジの時点のリング発振器２４内のパルス位置を決定する。第１パルス位置論理装置３８と第２パルス位置論理装置４０の出力がデルタ時間計算装置４２と接続され、その出力４４が微細時間を表す。

図２は、図１の時間−デジタル変換器１０に対応するパルス図を示す。上方の線はトリガ信号３４の上りエッジを示す。これに対応して、第１レジスタ３０はその状態を「状態１」に変更する。３番目の線は、安定した基準信号であるクロック１６を示す。粗時間変換装置１２の第２入力１８でのＣＯＵＮＴ ＥＮＡＢＬＥ（ＣＥ）信号は４番目の線に示され、クロック１６から導出され、Ｄフリップフロップ２０の出力によって提供される。ＣＥ＝０の場合には、粗時間変換装置１２はカウントを停止し、その出力２２での最後の状態Ｃを保つ。最後の線は第２レジスタ３２の「状態２」を表す。

実際に、多くの個々のバッファ遅延素子２６の不一致によって微細時間測定の非線形性が生じる。微細時間変換と粗時間変換の組み合わせは、特に粗カウントの境界で非単調性を生じさせ得る。このことは粗変換と微細変換は異なる周波数に基づく、つまり粗時間変換はクロック周波数に基づき、微細時間変換はリング発振器２４の周波数に基づいているためである。加えて、微細時間変換中では、トリガ信号３４とクロック信号１６に応じてリング発振器２４の状態を捕捉するために、異なる経路を使用する。異なる経路の使用により、さまざまな不一致が起こり得る。さらに、大きなパルス位置論理装置３８、４０が二機必要になる。

別の時間−デジタル変換は、微細時間測定のためにバッファ遅延チェーンにトリガ信号を注入することを含む。パルス位置は、次のクロックエッジで捕捉される。クロックは粗時間の基準としてもカウントされる。個々のバッファ遅延素子の不一致が、微細時間測定の非線形性を生じさせる。さらに、遅延チェーンの非連続動作は、熱変化と対応する遅延ドリフトを引き起こす。

別の時間−デジタル変換は、トリガによってアナログランプを開始することを含む。次のクロックエッジがランプを停止し、到達したランプレベルが微細時間の基準として使用される。クロックは粗時間の基準としてもカウントされ、トリガは対応する粗時間カウンタの状態を捕捉する。アナログランプ信号の線形性が、微細時間変換の線形性を制限する。

図３は本発明の実施形態を示す。時間−デジタル変換器１１０は、１つのインバータ１２８と、それぞれが個々の遅延時間τ_１、τ_２、．．．τ_Ｎを有するｎ個の遅延素子１２６．１、１２６．２、．．．、１２６．ｘ、．．．１２６．Ｎを有する１つのリング発振器１２４を備える。中間遅延素子１２６．Ｘの入力が第１粗時間カウンタ１１２．１の入力に接続され、最後の遅延素子１２６．Ｎの出力が第２粗時間カウンタ１１２．２の入力に接続される。全ての遅延素子１２６．１、１２６．２、．．．、１２６．ｘ、．．．１２６．Ｎの出力は個々に、レジスタ１３０の対応する入力に接続される。第１粗時間カウンタと第２粗時間カウンタ１１２．１、１１２．２の出力は、レジスタ１３０の対応する入力に接続される。

レジスタ１３０の入力１３６は、入力１５２での選択信号に従って変換器１１０の変換モードと較正モードを選択する、または切り替える第１切替装置または選択装置１５０の出力に接続される。入力１３６がレジスタ１３０のクロックエントリである場合がある。較正モードでは、リング発振器１２４の中で転送されるパルスを基準にして統計的に等しく分散された可変位置を有するトリガ信号１５４が、レジスタ１３０の入力１３６に切り替わる。トリガ信号１５４は、トリガソースクロック１５８に基づいてトリガ信号ソース１５６によって提供される。変換モードでは、変換する時間を定めるエッジを備える時間信号１６０がレジスタ１３０の入力１３６に切り替わる。

粗時間は、リング発振器のサイクルまたは期間をカウントすることによって測定する。図１の変換器１０とは逆に、粗時間測定には基準クロックをカウントしない。時間信号１６０の上りエッジ及び／又は下りエッジがレジスタ１３０をトリガし、第１粗時間カウンタと第２粗時間カウンタ１１２．１、１１２．２のステータスのみならず、リング発振器１２４の完全なステータスも捕捉する。リング発振器１２４内の捕捉されたパルス位置は、時間信号１６０の対応するエッジの位置の微細時間測定の基準となる。

レジスタ１３０は、パルス位置論理装置１３８に遅延素子１２６．１、１２６．２、１２６．Ｎのステータスに対応する出力信号を提供する。さらに、レジスタ１３０は、パルス位置論理装置１３８によって制御される第２の切替装置１６２に、第１粗時間カウンタと第２粗時間カウンタ１１２．１、１１２．２のステータスに対応する出力信号を、パルス位置論理装置１３８によって制御される第２切替え装置１６２に出力する。パルス位置論理装置１３８が、パルスが、例えば最後の遅延素子１２６．Ｎの位置の近くにまたはその位置にある等、リング発振器の最後に近いことを検出すると、第１粗カウンタ１１２．１の捕捉されたステータスが粗時間測定に使用される。そうでなければ、第２粗カウンタ１１２．２の捕捉されたステータスが粗時間測定に使用される。これにより、一貫性なく遷移する粗カウンタステータスを回避する。微細時間はリング発振器１２４の捕捉ステータスを使用して測定し、微細時間測定値と粗時間測定値を合わせる。粗時間測定のみならず微細時間測定にもリング発振器を使用することで、クロックをカウントする必要性を達成し、単調性を確保する。パルス位置論理装置１３８及びそれに続く論理装置は、ハードウェアまたはソフトウェアで、もしくはハードウェアとソフトウェアの組み合わせで実現可能である。

図３の実施形態は、リング発振器１２４の較正のための方法及び構造をさらに備える。基本的な考え方は、リング発振器１２４のステータス、例えばリング発振器１２４の全ての遅延素子１２６．１、１２６．２、１２６．Ｎのステータスを無作為に捕捉することである。発生するパルス位置は遅延素子１２６．１、１２６．２、１２６．Ｎの個々の遅延に依存する。例えば、パルス位置の分散のヒストグラムのパターンに基づいて、各遅延素子１２６．１、１２６．２、１２６．Ｎの個々の遅延を決定可能である。

第１切替装置１５２は、較正モードでトリガ信号１５４をレジスタ１３０の入力１３６に切り替える。パルス位置は多数の、例えばＭ個のトリガ信号１５４のそれぞれについて決定する。ヒストグラムを作成し、各パルス位置の補正値を計算し、微細時間補正表１６４に記憶する。

変換モードでは、変換する時間を定めるエッジを含む時間信号１６０がレジスタ１３０の入力１３６に切り替えられる。リング発振器１２４の中のパルス位置が捕捉され、正確な微細時間測定が得られる微細時間補正のための微細時間補正表１６４を調べるパルス位置論理装置１３８に転送される。微細時間値Ｆと粗時間値Ｃは、その出力でデジタル信号１６８として変換した時間を提供する結合装置１６６によって結合される。この方法によって非侵襲的較正が可能になる。つまり、リング発振器１２４は較正のために中断されることはなく、変換器１１０の構造においてはいかなる変更もない。較正には関連するハードウェアオーバーヘッドも必要ではなく、特に時間基準も必要としない。トリガ信号１５４は、無作為または決定論的、または例えば安定したクロックのように周期的である場合もある。

図４は、補正表１６４に記憶される補正値の計算を示し、Ｎはリング発振器１２４のステージ数であり、Ｍは較正中のトリガ信号１５４の数であり、Ｍ＞＞Ｎ，ｐ_ｍはＭ個のトリガのそれぞれのパルス位置であり、ｈ_ｎはヒストグラムを表す。例えば、パルス位置ｐ_ｍの発生はｎに等しく、Ｆ_ｋは、１に等しいリング遅延を完了するために正規化されるパルス位置ｋのための補正された微細時間値等の補正表１６４の内容を表す。

図５は、総リング遅延の較正を示す。第１切替装置１５２が、レジスタ１３０の入力としてトリガ信号１５４を選択する。２つのトリガイベントが、安定した、既知のクロック１５８の正確にＬ個の期間により分けられる時間Ｔ_１とＴ_２で生成される。パルス位置ｐ_１とｐ_２のみならず、第１粗時間変換装置と第２粗時間変換装置１１２．１、１１２．２の値Ｃ_１とＣ_２も記録される。変形として、較正の最初のトリガと最後のトリガを使用できる。微細遅延較正は無視することができ、十分に大きいＬを使用してＦ（ｐ）＝ｐ／Ｎである。微細時間測定は無視することができ、十分に大きいＬを使用してｔ＝ｔ_Ｒ×Ｃである。

変換はリングサイクル境界において単調であり、リング発振器１２４のステータスを捕捉するためのただ１つの経路により較正が簡略化される。周波数ドリフトは、自走リング発振器１２４のために削減できる。リング発振器１２４の残りの周波数ドリフトは容易に補正できる。リング発振器１２４の動作は、較正モードと変換モードの間で変更されないため、正確である。

前述の実施形態では粗遅延と微細遅延の間の完璧な境界が得られ、例えばリング発振器または単一の遅延チェーンによって得られる単調性がヒストグラム較正を可能にし、正に線形の変換が生じる。実施形態においてリング発振器が自走式であると、その周波数は固定されず、したがって絶対時間を直接的に測定することはできない。更なる実施形態では、遅延素子の少なくとも１つの開放された（閉ループではない）チェーンが、少なくとも微細時間変換のために使用される。

図６は、時間−デジタル変換器２１０の更なる実施形態を示す。制御装置２７０が、アーミングＡＲＭ信号２７２に応じて変換を開始する。制御装置２７０は、例えば２ＧＨｚという周波数で操作される粗カウンタ２１２に基準またはレジスタＲＣＬＫクロック２７４を出力する。制御装置２７０によって粗レジスタ２７８に出力されるレジスタロードＲＬ信号２７６のため、粗カウンタ２１２のステータスは粗レジスタ２７８によって捕捉される。基準ＲＣＬＫクロック２７４は、制御装置２７０に提供されるクロックＣＬＫ信号２１６に対応する。変換する時間信号を表すトリガＴＲＧ信号２６０の上りエッジまで、粗カウンタ２１２は基準クロックＲＣＬＫ信号２７４の上りエッジごとに１をカウントする。

制御装置２７０は、バーニア遅延線装置２８２の遅延素子の第２チェーンに遅延線ＤＣＬＫクロック２８０の各パルスを注入する遅延線ＤＣＬＫクロック２８０として、クロックＣＬＫ信号２１６を転送する。その第２チェーンの遅延素子は、一般的にはバーニア遅延線装置２８２の第１チェーンの遅延素子よりも大きな遅延時間を有する。つまり、Ｔ_１＞τ_１である（図７を参照）。パルスＤＤ信号２８１は、制御装置２７０によって転送されるトリガ信号２６０に応じて測定エッジを備える第１チェーンに注入される。前記測定エッジに続き、ＤＤ信号２８１は、所定の長さの較正パルスを規定する少なくとも１つの更なるエッジ、好ましくは少なくとも２つの更なるエッジを備える。一実施形態においては、較正パルスは、測定エッジについて、及び較正パルスについて同じ熱条件または他の条件を有するために可能な限り速やかに前記測定エッジに従う。一実施形態において、測定エッジと較正パルスの間の時間は１クロックと２クロックの間である。一実施形態においては、バーニア遅延線装置２８２は、１ｐｓの差がある遅延素子の約７００ステージまたはグループを備える。

第１遅延線と第２遅延線の遅延素子の各ステージまたはグループごとに、バーニア遅延線装置２８２は、例えば第１Ｄフリップフロップと第２Ｄフリップフロップ等の２つのフリップフロップを有するシフトレジスタを備える。バーニア遅延線装置２８２の全てのステージの第１Ｄフリップフロップの全ての出力は、バーニア遅延線装置２８２の第２Ｂ出力２８６を表す。これに対応して、全ての第２Ｄフリップフロップの全ての出力が、バーニア遅延線装置２８２の第１Ａ出力２８４を生成する。

第１出力２８４はパルス位置装置２８８に接続され、第２出力２８６は期間ステージ装置２９０に接続される。パルス位置装置２８８と期間ステージ装置２９０の出力は、較正パルスに応じて予想される遅延素子のチェーンの第１ステータスと、微細時間を求める際の前記較正パルスに応じた遅延素子の前記チェーンの現ステータスの間の偏差を考慮する補正装置２９２に接続される。粗時間ＴＣを表す粗レジスタ２７８の出力２９６のみならず、微細時間ＴＦ測定を表す補正装置２９２の出力２９４も、結合装置２６６に接続される。結合装置２６６の出力２６８は、デジタル信号として変換される時間Ｔを提供する。

バーニア遅延線装置２８２を用いる実施形態についての前述の絶対時間または期間の較正の代替として、またはそれに加えてヒストグラム較正が、リング発振器１２４（図３を参照）を用いる実施形態について前述したものと同様または同一に適用できる。較正トリガ装置２６７は、時間におけるパルス位置が等しい確率を有するように制御装置２７０に対してトリガＴＣ信号２６９を提供する。

図７は、図６に示すバーニア遅延線装置２８２の一好適な実施形態を示す。Ｎ−１個の遅延素子２２６．１、２２６．２、．．．２２６．Ｎ−１を備える第１遅延線は、遅延時間Ｔ_１、Ｔ_２、．．．Ｔ_Ｎ−１を有するＮ個の遅延素子２２７．０、２２７．１、２２７．２、．．．２２７．Ｎ−１を備える第２遅延線より短い遅延時間τ_１、τ_２、．．．τ_Ｎ−１を有する。遅延線クロックＤＣＬＫ信号２８０は、―図示の実施形態においてのみ―第１遅延線に対応物を有さない第２遅延線の先頭の遅延素子２２７．０に接続される。第２遅延線の以後の各遅延素子２２７．１、２２７．２，．．．２２７．Ｎ−１は、第１遅延線に対応物を有し、このようにして遅延素子２２６．１、２２７．１−２２６．２、２２７．２−．．．−２２６．Ｎ−１、２２７．Ｎ−１のＮ−１個のグループを形成する。第１Ｄフリップフロップ２７１と第２Ｄフリップフロップ２７３を備えるシフトレジスタが、遅延素子の各グループに関連付けられている。バーニア遅延線装置２８２の全てのグループまたはステージは同一であるため、以下では、遅延素子２２６．１、２２７．１によって形成される第１グループまたはグループについてのみ説明する。

第１遅延線のパルスＤＤ信号２８１は、第１Ｄフリップフロップ２７１のＤ入力のみならず、第１遅延素子２２６．１にも接続される。遅延線ＤＣＬＫクロック２８０は先頭の遅延素子２２７．０に接続され、先頭の遅延素子の出力は第１Ｄフリップフロップと第２Ｄフリップフロップ２７１、２７３のクロックのみならず、第２遅延線の第１遅延素子２２７．１にも接続される。第１Ｄフリップフロップ２７１の出力は、第２Ｄフリップフロップ２７３のＤ入力に接続されるのみならず、バーニア遅延線装置２８２の第２出力２８６の第１ビットＢ［０］としても提供される。第２Ｄフリップフロップ２７３の出力は、バーニア遅延線装置２８２の第１出力２８４の第１ビットＡ［０］として提供される。一実施形態では、遅延素子２２６．１、２２７．１とシフトレジスタ２７１、２７３の組のグループ数は７００であり、第１出力２８４の７００ビットＡ［０］、．．．、Ａ［６９９］及び第２出力２８６の７００ビットＢ［０］、．．．Ｂ［６９９］が得られる。

図８は、図６の変換器２１０の実施形態のタイミング図を示す。上方の線では、安定した基準クロックであり得るクロックＣＬＫ信号２１６が示されている。アーミングＡＲＭ信号２７２が変換を可能にする。遅延線ＤＣＬＫクロック２８０は、単にクロック信号２１６に対応するにすぎない。粗カウンタ２１２は、トリガＴＲＧ信号２６０の上りエッジが発生するまで基準ＲＣＬＫクロック２７４のあらゆる上りエッジをカウントする。カウントされた数、例えば、「２」は、粗カウンタ２１２からレジスタ２７８にＲＤ信号としてロードされ、粗時間信号２９６として結合装置２６６に提供されうる。

一実施形態においては、デジタル信号に変換する時間は、トリガＴＲＧ信号２６０の上りエッジと、遅延線クロックＤＣＬＫ信号２８０の先行する上りエッジの間の時間差ｔ_１である。また、変換する時間は、ｔ_１によって定められる、またはｔ_１を含む時間間隔でもあり得る。対応する情報は、バーニア遅延線装置２８２の第２Ｂ出力２８６で最初に利用できる。トリガＴＲＧ信号２６０の上りエッジは、パルスＤＤ信号２８１によって採用される。所定の時間後にバーニア遅延線装置２８２の第１遅延線の中に注入されるパルスＤＤ信号２８１の上りエッジに続いて、時間において既知の位置及び／又は既知の持続時間ｔ_３−ｔ_２の較正パルスが、遅延素子の前記チェーンに注入される。遅延素子のチェーンの特定のステータスが、前記較正パルスに応じて予想される。前記較正パルスに応じた遅延素子の前記チェーンの現ステータスは遅延クロック２８０のパルスのために捕捉され、バーニア遅延線装置２８２の第２Ｂ出力２８６で提供され、同時に、変換する時間ｔ_１に対応する第２Ｂ出力２８６の前値がバーニア遅延線装置２８２の第１Ａ出力２８４にシフトされる。

第１遅延チェーンと第２遅延チェーンの遅延素子の個々の遅延時間τ_１、τ_２、．．．の変動、つまり一致した個々の遅延素子の実際の遅延時間と名目遅延時間の偏差のため、第１遅延線と第２遅延線の遅延の差は符号を変更することがあり、従って蓄積した遅延が単調ではない可能性がある。ヒストグラム較正は単調性を必要とするため、バーニア遅延線装置２８２の出力は単調性を確保するために処理しなければならない。

パルス位置装置２８８は、例えばバーニア遅延線装置２８２の第１Ａ出力２８４における最初の「１」の、または最後の「０」の位置を示す等の規則を適用することによって単調性を提供する。例えば、バーニア遅延線装置２８２は、つまり「０００．．．０１０１１１１１」として符号化された温度計のように、第１Ａ出力２８４に７００ビットを提供する。パルス位置装置２８８で実現される規則は、例えば最後の「０」の位置を示すことである。前記に示した例では、最後の「０」は、後から数えて６番目の位置にある。第１Ａ出力２８４の７００＜２^１０ビットの場合、パルス位置装置２８８の出力での数字Ｎ１は１０ビット幅である。従って、最後の「０」の６番目の位置は、パルス位置装置２８８の出力でのバイナリコード中に「０００００００１１０」として示される。このような規則を適用すると、パルス位置装置２８８の出力Ｎ１が単調になる。

図９は、図６に示す変換器２１０の補正装置２９２の実施形態を示す。期間ステージ装置２９０は、例えばバーニア遅延線装置２８２の第２Ｂ出力２８６から得られる時間ｔ_３−ｔ_２（図８を参照）の測定値等の較正パルスの実際の測定値を表す信号Ｎ３２を提供する。切替及び／又は差生成装置２８１は、信号Ｎ３２または信号Ｎ３２と較正信号Ｎｃａｌの差を期間補正表２８３に転送する。一実施形態においては、切替及び／又は差生成装置２８１は、前記較正パルスに応じて予想される遅延素子の前記チェーンの第１ステータスと、前記較正パルスに応じた遅延素子の前記チェーンの現ステータスの偏差または差異を計算する。結果は４ビットワードとして期間補正表２８３に転送してもよい。

一実施形態においては、期間補正表２８３が、較正パルスに応じた予想ステータスと現ステータスの偏差または差異に応じて補正値を割り当てる。補正値は較正パルスの予想される長さ及び／又は実際の長さに依存してよい。補正値は、加重装置２８５に６ビットワードとして転送し得る。

例えば１０ビットワードであるパルス位置装置２８８の出力Ｎ１は、ステージ補正表２８７に接続され、パルス位置装置２８８の出力Ｎ１に応じて例えば１０ビットワードである大まかな補正値を求める。大まかな補正値は第１補正値を表し、加算器装置２８９のみならず加重装置２８５にも接続される。加重装置２８５は、例えば期間補正表２８３によって割り当てられる補正値で、第１補正値を乗算した結果として第２補正値を計算する等、期間補正表２８３によって割り当てられる補正値に応じて第１補正値を加重することによって、加算器装置２８９に第２補正値を出力する。加算器装置２８９の出力で、補正された微細時間ＴＦが結合装置２６６に提供される。

一実施形態において、参照テーブルは、期間補正表２８３及び／又はステージ補正表２８７に記憶される。期間補正表２８３は、前述のように長さｔ_３−ｔ_２の較正パルスを使用する絶対期間から得られる補正を表し得る。段補正表２８７はヒストグラム較正から生じる補正を表し得る。従って、ステージ補正表２８７は、図４について説明したものと同様に計算できる。バーニア遅延線装置２８２の状態を無作為に捕捉するために、例えば粗周波数に、つまりパルス位置に統計的に無相関であるリング発振器のような適切な較正トリガ信号ソース２６７を使用する。他のクロックソースも使用される可能性がある。一実施形態においては、高精度低ジッタクロックは不要であり、ジッタが乱数度を改善するので、代わりにクロックはジッタを備える。Ｍ個のトリガ信号のそれぞれのパルス位置ｐ_ｍを決定し、ヒストグラムを作成し、パルス位置発生がステージ遅延に比例するという事実のために微細時間補正表を計算する。変換中、パルス位置ｐを決定し、参照テーブルから補正値を選択する。これにより、通常の動作を中断することのない非侵襲的較正が得られ、安定した周波数のみを必要とし、更なるハードウェアをわずかにしか必要としないか、または更なるハードウェアを全く必要とせず、及び／又は時間基準も必要としない。

リング発振器を備える時間−デジタル変換器を示す図である。 図１の時間−デジタル変換器に対応するパルス図である。 本発明の実施形態を示す図である。 補正表に記憶される補正値の計算を示す図である。 総リング遅延の較正を示す図である。 時間−デジタル変換器の更なる実施形態を示す図である。 図６に示すバーニア遅延線装置の一好適な実施形態を示す図である。 図６の変換器の実施形態のためのタイミング図を示す図である。 図６に示す変換器の補正装置の実施形態を示す図である。

符号の説明

２１０ 時間−デジタル変換器
２１２ 粗カウンタ
２１６ クロックＣＬＫ信号
２６０ トリガ信号
２６６ 結合装置
２６７ 較正トリガ装置
２６９ トリガＴＣ信号
２７０ 制御装置
２７２ アーミングＡＲＭ信号
２７４ 基準ＲＣＬＫクロック
２７６ レジスタロードＲＬ信号
２７８ 粗レジスタ
２８０ 遅延線ＤＣＬＫクロック
２８１ パルスＤＤ信号
２８２ バーニア遅延線装置
２８４ 第１出力
２８６ 第２出力
２８８ パルス位置装置
２９０ 期間ステージ装置
２９２ 補正装置
２９４ 補正装置２９２の出力
２９６ 粗レジスタ２７８の出力

Claims (15)

1. 遅延素子（２２６．１、２２６．２、．．．）の少なくとも１つのチェーンを備える時間−デジタル変換器（２１０）であって、遅延素子（２２６．１、２２６．２、．．．）の前記チェーンのステータスが変換する時間間隔（ｔ１）に関するデジタル信号を表し、
   時間において既知の位置及び／又は既知の持続時間の較正パルス（ｔ３−ｔ２）を遅延素子（２２６．１、２２６．２、．．．）の前記チェーンに注入する手段（２７０）と、
   前記較正パルス（ｔ３−ｔ２）に応じて遅延素子（２２６．１、２２６．２、．．．）の前記チェーンの第１の現ステータスと、変換する前記時間間隔（ｔ１）に関連する信号に応じて遅延素子（２２６．１、２２６．２、．．．）の前記チェーンの第２の現ステータスとを捕捉する手段（２８８、２９０）と、
   前記第１の現ステータスと第２の現ステータスの率を求める手段と、
   前記時間間隔（ｔ１）を前記デジタル信号に変換する際に前記率を考慮する手段と、
   を特徴とする時間−デジタル変換器。
2. 遅延素子（２２６．１、２２６．２、．．．）の少なくとも１つのチェーンを備える時間−デジタル変換器（２１０）であって、遅延素子（２２６．１、２２６．２、．．．）の前記チェーンのステータスが変換する時間間隔（ｔ１）に関するデジタル信号を表し、前記時間−デジタル変換器（２１０）は、
   時間において既知の位置及び／又は持続時間の較正パルス（ｔ３−ｔ２）を、遅延素子（２２６．１、２２６．２、．．．）の前記チェーンに注入する手段（２７０）と、
   前記較正パルス（ｔ３−ｔ２）に応じて遅延素子（２２６．１、２２６．２、．．．）の前記チェーンの現ステータスを捕捉する手段（２８８、２９０）と、
   前記遅延素子（２２６．１、２２６．２、．．．）のチェーンの第１ステータスと前記現ステータスの間の偏差を計算する手段（２８１）であり、前記第１ステータスは、前記較正パルス（ｔ３−ｔ２）に応じて予想され、
   前記時間（ｔ１）間隔が前記デジタル信号に変換する際に、前記偏差を考慮する手段と、
   を備えることを特徴とする時間−デジタル変換器。
3. 変換する前記時間間隔（ｔ１）を表すパルスが、前記較正パルス（ｔ３−ｔ２）として遅延素子（２２６．１、２２６．２、．．．）の同じチェーンに注入される、
   前記請求項のいずれかに記載の時間−デジタル変換器（２１０）。
4. 前記較正パルス（ｔ３−ｔ２）が、変換する前記時間間隔（ｔ１）を表すパルスの後に及び／又は前に注入される、
   前記請求項のいずれか一項に記載の時間−デジタル変換器。
5. 前記較正パルス（ｔ３−ｔ２）が、変換する前記時間間隔（ｔ１）を表すパルスの直後及び／又は直前に注入される、
   前記請求項のいずれか一項に記載の時間−デジタル変換器。
6. 前記較正パルス（ｔ３−ｔ２）が、変換する前記時間間隔（ｔ１）を表す各パルスの後に及び／又は前に注入される、
   前記請求項のいずれか一項に記載の時間−デジタル変換器。
7. 前記較正パルス（ｔ３−ｔ２）が、変換する前記時間間隔（ｔ１）を表す２つのパルスの間で注入される、
   前記請求項のいずれか一項に記載の時間−デジタル変換器。
8. 前記時間−デジタル変換器（２１０）が、遅延素子（２２６．１、２２６．２、．．．；２２７．１、２２７．２、．．．）の少なくとも２つのチェーンを備え、遅延素子（２２６．１、２２６．２、．．．；２２７．１、２２７．２、．．．）の前記少なくとも２つのチェーンのステータスが、多くのシフトレジスタ（２７１、２７３）により捕捉され、前記シフトレジスタ（２７１、２７３）のそれぞれが前記第１チェーンの少なくとも１つの遅延素子（２２６．１）、及び前記第２チェーンの少なくとも１つの対応する遅延素子（２２７．１）に接続される、
   前記請求項のいずれか一項に記載の時間−デジタル変換器（２１０）。
9. 各シフトレジスタ（２７１、２７３）のデータ入力が、第１チェーンの対応する遅延素子（２２６．１、２２６．２、．．．）に接続され、各シフトレジスタ（２７１、２７３）のクロック入力が第２チェーンの対応する遅延素子（２２７．１、２２７．２、．．．）に接続される、
   請求項８に記載の時間−デジタル変換器（２１０）。
10. 前記シフトレジスタ（２７１、２７３）の数が、前記少なくとも２つの遅延チェーンの内の１つの中の遅延素子（２２６．１、２２６．２、．．．）の数と一致する、
    請求項８または９に記載の時間−デジタル変換器。
11. 前記シフトレジスタ（２７１、２７３）が、較正パルスの数を加えた測定パルスの数に相当する深さを有する、
    請求項８から１０のいずれかに記載の時間−デジタル変換器（２１０）。
12. 前記シフトレジスタ（２７１、２７３）の第１ステージ（２７１）に、前記較正パルス（ｔ３−ｔ２）に応じた遅延素子（２２６．１、２２６．２．．．；２２７．１、２２７．２、．．．）の前記チェーンの前記現ステータスが記憶され、前記シフトレジスタ（２７１、２７３）の第２ステージ（２７３）に、変換する前記時間間隔（ｔ１）を表すパルスに応じた遅延素子（２２６．１、２２６．２．．．；２２７．１、２２７．２、．．．）の前記チェーンのステータスが記憶される、
    請求項８から１１のいずれかに記載の時間−デジタル変換器（２１０）。
13. 遅延素子（２２６．１、２２６．２、．．．）の少なくとも１つのチェーンを備える時間−デジタル変換器（２１０）を使用する時間−デジタル変換の方法であって、遅延素子（２２６．１、２２６．２、．．．）の前記チェーンのステータスが変換する時間間隔（ｔ１）に関するデジタル信号を表し、前記方法が、
    時間において既知の位置及び／又は既知の持続時間の較正パルス（ｔ３−ｔ２）を、遅延素子（２２６．１、２２６．２、．．．）の前記チェーンに注入するステップと、
    前記較正パルス（ｔ３−ｔ２）に応じた遅延素子（２２６．１、２２６．２、．．．）の前記チェーンの第１の現ステータスと、変換する前記時間間隔（ｔ１）に関連する信号に応じた遅延素子（２２６．１、２２６．２、．．．）の前記チェーンの第２の現ステータスとを捕捉するステップ（２８８、２９０）と、
    前記第１の現ステータスと第２の現ステータスの比率を求めるステップと、
    前記時間間隔（ｔ１）を前記デジタル信号に変換する際に前記比率を考慮するステップと、
    を含む方法。
14. 遅延素子（２２６．１、２２６．２、．．．；２２７．１、２２７．２、．．．）の少なくとも１つのチェーンを備える時間−デジタル変換器（２１０）を使用する時間−デジタル変換の方法であって、遅延素子（２２６．１、２２６．２、．．．；２２７．１、２２７．２、．．．）の前記チェーンのステータスが、変換する時間間隔（ｔ１）に関するデジタル信号を表し、前記方法が、
    時間において既知の位置及び／又は既知の持続時間の較正パルス（ｔ３−ｔ２）を、遅延素子（２２６．１、２２６．２、．．．；２２７．１、２２７．２、．．．）の前記チェーンに注入するステップであって、
    前記較正パルス（ｔ３−ｔ２）に応じて、遅延素子（２２６．１、２２６．２、．．．；２２７．１、２２７．２、．．．）の前記チェーンの現ステータスを捕捉するステップと、
    遅延素子（２２６．１、２２６．２、．．．；２２７．１、２２７．２、．．．の前記チェーンの第１ステータスと前記現ステータスとの間の偏差を計算するステップであり、前記第１ステータスは前記較正パルス（ｔ３−ｔ２）に応じて予想され、
    前記時間間隔（ｔ１）を前記デジタル信号に変換する際に、前記偏差を考慮するステップと、
    を含む方法。
15. 好ましくはデータキャリアに記憶され、コンピュータ等のデータ処理システム上で実行される際に、請求項１３または１４の方法を制御または実行する、
    ソフトウェアプログラムまたはプロダクト。

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