JP5055471B2 - 遅延素子の遅延寄与決定を有する時間−デジタル変換 - Google Patents

Description

本発明は、時間−デジタル変換器及び時間−デジタル変換の方法に関する。

本発明の目的は、改良された時間−デジタル変換の提供である。この目的は独立請求項により解決される。更なる実施形態は従属請求項において示す。

本発明の実施形態によると、時間−デジタル変換器は少なくとも一つの遅延素子のチェーンを備えることを実現する。一実施形態においては、遅延素子は最初の遅延素子と最後の遅延素子を有する直列で配列される。代替的な実施形態においては、遅延素子のチェーンが閉ループで生成され、発振のために励起できる閉リングを確立し、リング発振器を形成する。

実施形態では、例えばタイムスタンプ用途または時間間隔測定のために時間−デジタル変換を実現できる。代替的な実施形態は、デジタルシステムにおけるジッタ測定、動的位相ロックループ測定、高い線形性を備えた位相変調または周波数変調された搬送波の復調、及び／又は高い線形性を備えたアナログ／デジタル変換に応用できる。高分解能の時間−デジタル変換器は、例えば飛行時間型の粒子検知器、レーザ測距器、及びロジックアナライザ等の数多くの測定システムに応用される。材料表面分析の工業的方法においてのみならず、素粒子物理学の実験にも使用される近代的な飛行時間型分光法システムは、時間−デジタル変換器が１ｎｓをはるかに下回る分解能、低い不感時間、及び大きなダイナミックレンジを要する。

一実施形態において、トリガ信号を供給する手段は、時間内におけるすべてのパルス位置が等しい確率を有するよう、選択される。一実施形態において、既存システムの、どの安定クロックも前記遅延素子によって形成されるリング発振器の周波数の倍数、又は副倍数に近接し過ぎず使用されることができる。前記リング発振器の周波数はトリガソースから独立しているので、前記トリガ率に相互関連はない。

一実施形態において、前記較正トリガ信号に応じて前記遅延素子のチェーンの前記ステータスを捕捉する手段は、前記トリガ信号によるクロックされるレジスタによって実現される。前記レジスタは、前記遅延素子のチェーンの前記ステータスを読み出す。パルス位置論理演算装置は、前記トリガ信号が立ち上がりエッジ及び／又は前記トリガ信号が立下りエッジを有する時点での前記遅延素子のチェーン内での前記パルスの前記位置を決定する。前記パルス位置は、変換時のデジタル形式での比較基準である。

較正段階の間、全ての可能性のあるパルス位置は同じ確率を引き起こし、等配分となる。全く同じ遅延時間を持つ理想的な遅延素子のために、結果のパルス位置もまた等配分されるであろう。前記複数の遅延素子の個々の遅延時間の変化、それらの変化は、温度、圧力、湿度、及び／又は時効効果というような、物理的な環境の状態変化が起こる製造から起こるかもしれないが、その変化が原因で、結果のパルス位置は等配分されない。

一実施形態によると、前記非等配分は物理的に補正はされないが、復調され、数値化される。前記時間間隔を前記デジタル信号に変換する際、前記遅延素子のチェーンの全遅延への、前記少なくとも幾つかの、好ましくは前記遅延素子の全ての実寄与が決定され、その後、考慮される。一実施形態において、前記遅延素子の前記ステータスを捕捉する前記レジスタの入力数は、遅延素子の数と等しい、又はより多くなる。各入力は特定の対応する遅延素子に割り当てられることが可能である。

一実施形態において、前記変換器は粗時間変換装置、及び微細時間変換装置を備え、結果として、それらは結合される。前記粗時間変換装置は、システム、又は変換器クロックのクロックエッジの数を数えることが可能である。前記遅延素子のチェーンは、前記粗時間変換装置の一部か、及び／又は微細時間変換装置の一部となることが可能である。一実施形態において、前記遅延素子のチェーンは、前記粗時間変換装置の一部、および前記微細時間変換装置の一部となるリング発振器として配置される。単独の粗時間カウンタは、前記リング発振器の前記振幅期間数を数えることが可能であり、前記期間数は変換する時間の粗時間部を表わす。そのような実施形態は、前述の較正なしでも、先行技術よりも好都合である。

一実施形態において、前記粗時間変換装置は、前記遅延素子のチェーン内で互いから遠く離れる遅延素子に結合される少なくとも２つの粗時間カウンタ、例えば、前記チェーンの中央位置内の第１粗時間カウンタ、及び前記チェーンの終端の第２粗時間カウンタを備える。前記粗時間カウンタの出力は、前記変換の前記結果への、前記遅延素子の、及び／又は前記粗時間カウンタの、いかなる一時的効果も避けるための前記チェーン内での前記パルスの前記位置からさらに離れている前記変換に寄与するために選ばれる。
一実施形態において、前記遅延素子は、上述の較正を使用する単独の遅延チェーンに並べられる。代替的な実施形態においては、前記変換器は、例えば、前記変換器が遅延素子の２つの開チェーン（閉ループのない）を備えるバーニア遅延線を備える、少なくとも２つの遅延素子のチェーンを備える。前記第１チェーンの前記遅延素子の前記遅延時間は、前記第２チェーンの前記遅延素子の前記遅延時間よりも長い。第１のパルスは前記第１チェーンに注入され、デジタル信号に変換される時間間隔の後、第２のパルスが前記第２チェーンに注入される。前記遅延線が十分な長さである場合、前記第２のパルスは、前記第２チェーンの前記遅延素子のより短い遅延時間に起因して、前記第１のパルスに追いつく。前記第２のパルスが前記第１のパルスに追いつく前記位置は、前記第１のパルス及び第２のパルス間の時間間隔のためのデジタル形式での比較基準である。
一実施形態において、変換される前記時間間隔と、前記第２のパルスが前記第１のパルスに追いつく前記位置との間の関係が構築される。各遅延素子の前記遅延時間での変化により、原則に反し、前記第１チェーンでの特定の遅延素子が、前記第２チェーンでの前記対応する遅延素子よりも短い遅延時間を持つことが可能である。これは、時間間隔と追い上げ位置との間の関係の非単調性をもたらすことができる。一実施形態において、前記特定の遅延素子は、前記第２チェーンの前記パルスが前記第１のチェーンの前記パルスに、最初に、及び／又は最後に追いつき、復調され、それ故に前記関係は構築される。これが、単調な関係をもたらすことは明確である。一実施形態において、上述の較正は、すぐれた精度をもたらし、時間−デジタル変換の線形性をもたらす、そのような単調なバーニア遅延線に適用することができる。

ここで、特許文献１のＵＳ５８３５５５２Ａ１は、パルス信号のパルス間隔測定のための時間計数回路を開示している。前記時間計数回路は変換器のチェーンを備え、前記各変換器のステータスは、時間間隔、又は変換されるパルス間隔に関するデジタル信号を表す。前記時間計数回路は、フリップフロップから成る保持回路の列を制御するためのパルス信号入力端子、および前記パルス信号入力端子に適用されたパルス信号に応じて、前記変換器のステータスを捕捉するためのエンコーダーをさらに備える。また、非特許文献１のＤｕｄｅｋ Ｐ．ｅｔ ａｌ：“ａ ｈｉｇｈ ｒｅｓｏｌｕｔｉｏｎ ＣＭＯＳ ｔｉｍｅ−ｔｏ−ｄｉｇｉｔａｌ ｃｏｎｖｅｒｔｅｒ ｕｔｉｌｉｚｉｎｇ ａ Ｖｅｒｎｉｅｒ ｄｅｌａｙ ｌｉｎｅ”ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ ｓｏｌｉｄ−ｓｔａｔｅ ｃｉｒｃｕｉｔｓ、 ＩＥＥＥ Ｓｅｒｖｉｃｅ Ｃｅｎｔｅｒ、 Ｐｉｓｃａｔａｗａｙ、ＮＪ、ＵＳ、ｖｏｌ. ３５、 Ｎｏ. ２、 Ｆｅｂｒｕａｒｙ ２０００、 （２０００−０２）、ｐａｇｅｓ ２４０−２４６は、タップ付き遅延線を利用するバーニア原理に基づく遅延線を有する時間−デジタル変換器を開示している。遅延ロックループは、プロセス変動、及び周囲条件に対して出力解像度を固定させるために使用される。

米国特許第５８３５５５２号明細書 デュデク ピー等（ＤＵＤＥＫ Ｐ ＥＴ ＡＬ）著、「バーニア遅延線を利用した高分解能のＣＭＯＳ型の時間−デジタル変換器（Ａ ＨＩＧＨ−ＲＥＳＯＬＵＴＩＯＮ ＣＭＯＳ ＴＩＭＥ−ＴＯ−ＤＩＧＩＴＡＬ ＣＯＮＶＥＲＴＥＲ ＵＴＩＬＩＺＩＮＧ Ａ ＶＥＲＮＩＥＲ ＤＥＬＡＹ ＬＩＮＥ）」、ＩＥＥＥ ジャーナル オブ ソリッドステート サーキッツ（ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ ｓｏｌｉｄ−ｓｔａｔｅ ｃｉｒｃｕｉｔｓ）、米国電気電子学会サービスセンター（ＩＥＥＥ ＳＥＲＶＩＣＥ ＣＥＮＴＥＲ）米国ニュージャージー州ピスカタウェイ、２０００年２月、第３５巻、第２号、ｐ．２４０−２４６

また、本発明は、時間−デジタル変換に対応する方法に関する。一実施形態において、ヒストグラムは、前記較正トリガ信号に応じて、前記遅延素子のチェーンの前記ステータスから生成される。前記ヒストグラムは、前記等配分された較正トリガ信号に応じて、各遅延素子における前記パルスの個別の発生頻度を表す。前記ヒストグラムは反転させられることが可能である。つまり、前記ヒストグラムから、前記正確な遅延時間は、各遅延素子について導かれることが可能である。一実施形態において、それらの“比較基準された”個々の遅延時間は、例えば参照テーブルに記憶されることが可能であり、前記時間が前記デジタル信号に変換する際に、考慮されることが可能である。

本発明の実施形態は、任意の種類のデータキャリアに記憶できる、またはそれ以外の場合、任意の種類のデータキャリアによって提供可能であり、任意の適切なデータ処理装置の中、または任意の適切なデータ処理装置によって実行される可能性がある１つまたは複数の適切なソフトウェアプログラムによって、部分的にまたは完全に具現化または支援可能である。ソフトウェアプログラムまたはルーチンは、好ましくは、較正段階の間及び／又は変換段階の間に、特にパルス位置をデジタル時間値に関連付けるステップの間、粗カウンタを選択する決定のための補正表に従った関連デジタル時間値の補正の間、及び／又は粗時間カウンタ装置と微細時間カウンタ装置の出力の結合の間に適用できる。

本発明の他の目的及び実施形態に付随する利点の多くは容易に認識され、添付の図面とともに以下の詳細な実施形態の説明を参照することにより、より良く理解できよう。実質的または機能的に同一または同様の特徴は、同一の参照符号により参照する。

図１は、リング発振器２４を備える時間−デジタル変換器１０を示す。時間−デジタル変換は粗時間変換と微細時間変換の組み合わせである。粗時間は、安定した基準クロック１６に接続されている第１入力１４と、Ｄフリップフロップ２０の出力に接続されている第２入力１８を有する粗時間変換装置１２によって決定する。第２入力１８は粗カウンタ１２のＣＯＵＮＴ ＥＮＡＢＬＥ（ＣＥ）を表す。カウント値Ｃは変換する粗時間を表す出力２２で出力される。

パルスは、複数の遅延要素２６と奇数のインバータ２８とを備えるリング発振器２４で計算される。各遅延素子２６と前記インバータ２８の出力は、第２微細時間レジスタ３２のみならず第１微細時間レジスタ３０にも接続される。リング発振器２４の状態は、Ｄフリップフロップ２０の入力のみならず、第１微細時間レジスタ３０の入力３６にも接続されるトリガ信号３４の上りエッジに応じて第１微細時間レジスタ３０で捕捉される。第１パルス位置論理装置３８が、トリガ信号３４の上りエッジの時点のリング発振器２４の中のパルス位置を決定する。

クロック１６の続く上りエッジで、リング発振器２４の状態が第２微細時間レジスタ３２で捕捉される。第２パルス位置論理装置４０は第２微細時間レジスタ３２と接続され、クロック信号１６の続く上りエッジの時点のリング発振器２４内のパルス位置を決定する。第１パルス位置論理装置３８と第２パルス位置論理装置４０の出力がデルタ時間計算装置４２と接続され、その出力４４が微細時間を表す。

図２は、図１の時間−デジタル変換器１０に対応するパルス図を示す。上方の線はトリガ信号３４の上りエッジを示す。これに対応して、第１レジスタ３０はその状態を「状態１」に変更する。３番目の線は、安定した基準信号であるクロック１６を示す。粗時間変換装置１２の第２入力１８でのＣＯＵＮＴ ＥＮＡＢＬＥ（ＣＥ）信号は４番目の線に示され、クロック１６から導出され、Ｄフリップフロップ２０の出力によって提供される。ＣＥ＝０の場合には、粗時間変換装置１２はカウントを停止し、その出力２２での最後の状態Ｃを保つ。最後の線は第２レジスタ３２の「状態２」を表す。

実際に、多くの個々のバッファ遅延素子２６の不一致によって微細時間測定の非線形性が生じる。微細時間変換と粗時間変換の組み合わせは、特に粗カウントの境界で非単調性を生じさせ得る。このことは粗変換と微細変換は異なる周波数に基づく、つまり粗時間変換はクロック周波数に基づき、微細時間変換はリング発振器２４の周波数に基づいているためである。加えて、微細時間変換中では、トリガ信号３４とクロック信号１６に応じてリング発振器２４の状態を捕捉するために、異なる経路を使用する。異なる経路の使用により、さまざまな不一致が起こり得る。さらに、大きなパルス位置論理装置３８、４０が二機必要になる。

別の時間−デジタル変換は、微細時間測定のためにバッファ遅延チェーンにトリガ信号を注入することを含む。パルス位置は、次のクロックエッジで捕捉される。クロックは粗時間の基準としてもカウントされる。個々のバッファ遅延素子の不一致が、微細時間測定の非線形性を生じさせる。さらに、遅延チェーンの非連続動作は、熱変化と対応する遅延ドリフトを引き起こす。

別の時間−デジタル変換は、トリガによってアナログランプを開始することを含む。次のクロックエッジがランプを停止し、到達したランプレベルが微細時間の基準として使用される。クロックは粗時間の基準としてもカウントされ、トリガは対応する粗時間カウンタの状態を捕捉する。アナログランプ信号の線形性が、微細時間変換の線形性を制限する。

図３は本発明の実施形態を示す。時間−デジタル変換器１１０は、１つのインバータ１２８と、それぞれが個々の遅延時間τ１、τ２、．．．τＮを有するｎ個の遅延素子１２６．１、１２６．２、．．．、１２６．ｘ、．．．１２６．Ｎを有する１つのリング発振器１２４を備える。中間遅延素子１２６．Ｘの入力が第１粗時間カウンタ１１２．１の入力に接続され、最後の遅延素子１２６．Ｎの出力が第２粗時間カウンタ１１２．２の入力に接続される。全ての遅延素子１２６．１、１２６．２、．．．、１２６．ｘ、．．．１２６．Ｎの出力は個々に、レジスタ１３０の対応する入力に接続される。第１粗時間カウンタと第２粗時間カウンタ１１２．１、１１２．２の出力は、レジスタ１３０の対応する入力に接続される。

レジスタ１３０の入力１３６は、入力１５２での選択信号に従って変換器１１０の変換モードと較正モードを選択する、または切り替える第１切替装置または選択装置１５０の出力に接続される。入力１３６がレジスタ１３０のクロックエントリである場合がある。較正モードでは、リング発振器１２４の中で転送されるパルスを基準にして統計的に等しく分散された可変位置を有するトリガ信号１５４が、レジスタ１３０の入力１３６に切り替わる。トリガ信号１５４は、トリガソースクロック１５８に基づいてトリガ信号ソース１５６によって提供される。変換モードでは、変換する時間を定めるエッジを備える時間信号１６０がレジスタ１３０の入力１３６に切り替わる。

粗時間は、リング発振器のサイクルまたは期間をカウントすることによって測定する。図１の変換器１０とは逆に、粗時間測定には基準クロックをカウントしない。時間信号１６０の上りエッジ及び／又は下りエッジがレジスタ１３０をトリガし、第１粗時間カウンタと第２粗時間カウンタ１１２．１、１１２．２のステータスのみならず、リング発振器１２４の完全なステータスも捕捉する。リング発振器１２４内の捕捉されたパルス位置は、時間信号１６０の対応するエッジの位置の微細時間測定の基準となる。

レジスタ１３０は、パルス位置論理装置１３８に遅延素子１２６．１、１２６．２、１２６．Ｎのステータスに対応する出力信号を提供する。さらに、レジスタ１３０は、パルス位置論理装置１３８によって制御される第２の切替装置１６２に、第１粗時間カウンタと第２粗時間カウンタ１１２．１、１１２．２のステータスに対応する出力信号を、パルス位置論理装置１３８によって制御される第２切替え装置１６２に出力する。パルス位置論理装置１３８が、パルスが、例えば最後の遅延素子１２６．Ｎの位置の近くにまたはその位置にある等、リング発振器の最後に近いことを検出すると、第１粗カウンタ１１２．１の捕捉されたステータスが粗時間測定に使用される。そうでなければ、第２粗カウンタ１１２．２の捕捉されたステータスが粗時間測定に使用される。これにより、一貫性なく遷移する粗カウンタステータスを回避する。微細時間はリング発振器１２４の捕捉ステータスを使用して測定し、微細時間測定値と粗時間測定値を合わせる。粗時間測定のみならず微細時間測定にもリング発振器を使用することで、クロックをカウントする必要性を達成し、単調性を確保する。パルス位置論理装置１３８及びそれに続く論理装置は、ハードウェアまたはソフトウェアで、もしくはハードウェアとソフトウェアの組み合わせで実現可能である。

図３の実施形態は、リング発振器１２４の較正のための方法及び構造をさらに備える。基本的な考え方は、リング発振器１２４のステータス、例えばリング発振器１２４の全ての遅延素子１２６．１、１２６．２、１２６．Ｎのステータスを無作為に捕捉することである。発生するパルス位置は遅延素子１２６．１、１２６．２、１２６．Ｎの個々の遅延に依存する。例えば、パルス位置の分散のヒストグラムのパターンに基づいて、各遅延素子１２６．１、１２６．２、１２６．Ｎの個々の遅延を決定可能である。

第１切替装置１５２は、較正モードでトリガ信号１５４をレジスタ１３０の入力１３６に切り替える。パルス位置は多数の、例えばＭ個のトリガ信号１５４のそれぞれについて決定する。ヒストグラムを作成し、各パルス位置の補正値を計算し、微細時間補正表１６４に記憶する。

変換モードでは、変換する時間を定めるエッジを含む時間信号１６０がレジスタ１３０の入力１３６に切り替えられる。リング発振器１２４の中のパルス位置が捕捉され、正確な微細時間測定が得られる微細時間補正のための微細時間補正表１６４を調べるパルス位置論理装置１３８に転送される。微細時間値Ｆと粗時間値Ｃは、その出力でデジタル信号１６８として変換した時間を提供する結合装置１６６によって結合される。この方法によって非侵襲的較正が可能になる。つまり、リング発振器１２４は較正のために中断されることはなく、変換器１１０の構造においてはいかなる変更もない。較正には関連するハードウェアオーバーヘッドも必要ではなく、特に時間基準も必要としない。トリガ信号１５４は、無作為または決定論的、または例えば安定したクロックのように周期的である場合もある。

図４は、補正表１６４に記憶される補正値の計算を示し、Ｎはリング発振器１２４のステージ数であり、Ｍは較正中のトリガ信号１５４の数であり、Ｍ＞＞Ｎ，ｐｍはＭ個のトリガのそれぞれのパルス位置であり、ｈｎはヒストグラムを表す。例えば、パルス位置ｐｍの発生はｎに等しく、Ｆｋは、１に等しいリング遅延を完了するために正規化されるパルス位置ｋのための補正された微細時間値等の補正表１６４の内容を表す。

図５は、総リング遅延の較正を示す。第１切替装置１５２が、レジスタ１３０の入力としてトリガ信号１５４を選択する。２つのトリガイベントが、安定した、既知のクロック１５８の正確にＬ個の期間により分けられる時間Ｔ１とＴ２で生成される。パルス位置ｐ１とｐ２のみならず、第１粗時間変換装置と第２粗時間変換装置１１２．１、１１２．２の値Ｃ１とＣ２も記録される。変形として、較正の最初のトリガと最後のトリガを使用できる。微細遅延較正は無視することができ、十分に大きいＬを使用してＦ（ｐ）＝ｐ／Ｎである。微細時間測定は無視することができ、十分に大きいＬを使用してｔ＝ｔＲ×Ｃである。

変換はリングサイクル境界において単調であり、リング発振器１２４のステータスを捕捉するためのただ１つの経路により較正が簡略化される。周波数ドリフトは、自走リング発振器１２４のために削減できる。リング発振器１２４の残りの周波数ドリフトは容易に補正できる。リング発振器１２４の動作は、較正モードと変換モードの間で変更されないため、正確である。

前述の実施形態では粗遅延と微細遅延の間の完璧な境界が得られ、例えばリング発振器または単一の遅延チェーンによって得られる単調性がヒストグラム較正を可能にし、正に線形の変換が生じる。実施形態においてリング発振器が自走式であると、その周波数は固定されず、したがって絶対時間を直接的に測定することはできない。更なる実施形態では、遅延素子の少なくとも１つの開放された（閉ループではない）チェーンが、少なくとも微細時間変換のために使用される。

図６は、時間−デジタル変換器２１０の更なる実施形態を示す。制御装置２７０が、アーミングＡＲＭ信号２７２に応じて変換を開始する。制御装置２７０は、例えば２ＧＨｚという周波数で操作される粗カウンタ２１２に基準またはレジスタＲＣＬＫクロック２７４を出力する。制御装置２７０によって粗レジスタ２７８に出力されるレジスタロードＲＬ信号２７６のため、粗カウンタ２１２のステータスは粗レジスタ２７８によって捕捉される。基準ＲＣＬＫクロック２７４は、制御装置２７０に提供されるクロックＣＬＫ信号２１６に対応する。変換する時間信号を表すトリガＴＲＧ信号２６０の上りエッジまで、粗カウンタ２１２は基準クロックＲＣＬＫ信号２７４の上りエッジごとに１をカウントする。

制御装置２７０は、バーニア遅延線装置２８２の遅延素子の第２チェーンに遅延線ＤＣＬＫクロック２８０の各パルスを注入する遅延線ＤＣＬＫクロック２８０として、クロックＣＬＫ信号２１６を転送する。その第２チェーンの遅延素子は、一般的にはバーニア遅延線装置２８２の第１チェーンの遅延素子よりも大きな遅延時間を有する。つまり、Ｔ１＞τ１である（図７を参照）。パルスＤＤ信号２８１は、制御装置２７０によって転送されるトリガ信号２６０に応じて測定エッジを備える第１チェーンに注入される。前記測定エッジに続き、ＤＤ信号２８１は、所定の長さの較正パルスを規定する少なくとも１つの更なるエッジ、好ましくは少なくとも２つの更なるエッジを備える。一実施形態においては、較正パルスは、測定エッジについて、及び較正パルスについて同じ熱条件または他の条件を有するために可能な限り速やかに前記測定エッジに従う。一実施形態において、測定エッジと較正パルスの間の時間は１クロックと２クロックの間である。一実施形態においては、バーニア遅延線装置２８２は、１ｐｓの差がある遅延素子の約７００ステージまたはグループを備える。

第１遅延線と第２遅延線の遅延素子の各ステージまたはグループごとに、バーニア遅延線装置２８２は、例えば第１Ｄフリップフロップと第２Ｄフリップフロップ等の２つのフリップフロップを有するシフトレジスタを備える。バーニア遅延線装置２８２の全てのステージの第１Ｄフリップフロップの全ての出力は、バーニア遅延線装置２８２の第２Ｂ出力２８６を表す。これに対応して、全ての第２Ｄフリップフロップの全ての出力が、バーニア遅延線装置２８２の第１Ａ出力２８４を生成する。

第１出力２８４はパルス位置装置２８８に接続され、第２出力２８６は期間ステージ装置２９０に接続される。パルス位置装置２８８と期間ステージ装置２９０の出力は、較正パルスに応じて予想される遅延素子のチェーンの第１ステータスと、微細時間を求める際の前記較正パルスに応じた遅延素子の前記チェーンの現ステータスの間の偏差を考慮する補正装置２９２に接続される。粗時間ＴＣを表す粗レジスタ２７８の出力２９６のみならず、微細時間ＴＦ測定を表す補正装置２９２の出力２９４も、結合装置２６６に接続される。結合装置２６６の出力２６８は、デジタル信号として変換される時間Ｔを提供する。

バーニア遅延線装置２８２を用いる実施形態についての前述の絶対時間または期間の較正の代替として、またはそれに加えてヒストグラム較正が、リング発振器１２４（図３を参照）を用いる実施形態について前述したものと同様または同一に適用できる。較正トリガ装置２６７は、時間におけるパルス位置が等しい確率を有するように制御装置２７０に対してトリガＴＣ信号２６９を提供する。

図７は、図６に示すバーニア遅延線装置２８２の一好適な実施形態を示す。Ｎ−１個の遅延素子２２６．１、２２６．２、．．．２２６．Ｎ−１を備える第１遅延線は、遅延時間Ｔ１、Ｔ２、．．．ＴＮ−１を有するＮ個の遅延素子２２７．０、２２７．１、２２７．２、．．．２２７．Ｎ−１を備える第２遅延線より短い遅延時間τ１、τ２、．．．τＮ−１を有する。遅延線クロックＤＣＬＫ信号２８０は、―図示の実施形態においてのみ―第１遅延線に対応物を有さない第２遅延線の先頭の遅延素子２２７．０に接続される。第２遅延線の以後の各遅延素子２２７．１、２２７．２，．．．２２７．Ｎ−１は、第１遅延線に対応物を有し、このようにして遅延素子２２６．１、２２７．１−２２６．２、２２７．２−．．．−２２６．Ｎ−１、２２７．Ｎ−１のＮ−１個のグループを形成する。第１Ｄフリップフロップ２７１と第２Ｄフリップフロップ２７３を備えるシフトレジスタが、遅延素子の各グループに関連付けられている。バーニア遅延線装置２８２の全てのグループまたはステージは同一であるため、以下では、遅延素子２２６．１、２２７．１によって形成される第１グループまたはグループについてのみ説明する。

第１遅延線のパルスＤＤ信号２８１は、第１Ｄフリップフロップ２７１のＤ入力のみならず、第１遅延素子２２６．１にも接続される。遅延線ＤＣＬＫクロック２８０は先頭の遅延素子２２７．０に接続され、先頭の遅延素子の出力は第１Ｄフリップフロップと第２Ｄフリップフロップ２７１、２７３のクロックのみならず、第２遅延線の第１遅延素子２２７．１にも接続される。第１Ｄフリップフロップ２７１の出力は、第２Ｄフリップフロップ２７３のＤ入力に接続されるのみならず、バーニア遅延線装置２８２の第２出力２８６の第１ビットＢ［０］としても提供される。第２Ｄフリップフロップ２７３の出力は、バーニア遅延線装置２８２の第１出力２８４の第１ビットＡ［０］として提供される。一実施形態では、遅延素子２２６．１、２２７．１とシフトレジスタ２７１、２７３の組のグループ数は７００であり、第１出力２８４の７００ビットＡ［０］、．．．、Ａ［６９９］及び第２出力２８６の７００ビットＢ［０］、．．．Ｂ［６９９］が得られる。

図８は、図６の変換器２１０の実施形態のタイミング図を示す。上方の線では、安定した基準クロックであり得るクロックＣＬＫ信号２１６が示されている。アーミングＡＲＭ信号２７２が変換を可能にする。遅延線ＤＣＬＫクロック２８０は、単にクロック信号２１６に対応するにすぎない。粗カウンタ２１２は、トリガＴＲＧ信号２６０の上りエッジが発生するまで基準ＲＣＬＫクロック２７４のあらゆる上りエッジをカウントする。カウントされた数、例えば、「２」は、粗カウンタ２１２からレジスタ２７８にＲＤ信号としてロードされ、粗時間信号２９６として結合装置２６６に提供されうる。

一実施形態においては、デジタル信号に変換する時間は、トリガＴＲＧ信号２６０の上りエッジと、遅延線クロックＤＣＬＫ信号２８０の先行する上りエッジの間の時間差ｔ１である。また、変換する時間は、ｔ１によって定められる、またはｔ１を含む時間間隔でもあり得る。対応する情報は、バーニア遅延線装置２８２の第２Ｂ出力２８６で最初に利用できる。トリガＴＲＧ信号２６０の上りエッジは、パルスＤＤ信号２８１によって採用される。所定の時間後にバーニア遅延線装置２８２の第１遅延線の中に注入されるパルスＤＤ信号２８１の上りエッジに続いて、時間において既知の位置及び／又は既知の持続時間ｔ３−ｔ２の較正パルスが、遅延素子の前記チェーンに注入される。遅延素子のチェーンの特定のステータスが、前記較正パルスに応じて予想される。前記較正パルスに応じた遅延素子の前記チェーンの現ステータスは遅延クロック２８０のパルスのために捕捉され、バーニア遅延線装置２８２の第２Ｂ出力２８６で提供され、同時に、変換する時間ｔ１に対応する第２Ｂ出力２８６の前値がバーニア遅延線装置２８２の第１Ａ出力２８４にシフトされる。

第１遅延チェーンと第２遅延チェーンの遅延素子の個々の遅延時間τ１、τ２、．．．の変動、つまり一致した個々の遅延素子の実際の遅延時間と名目遅延時間の偏差のため、第１遅延線と第２遅延線の遅延の差は符号を変更することがあり、従って蓄積した遅延が単調ではない可能性がある。ヒストグラム較正は単調性を必要とするため、バーニア遅延線装置２８２の出力は単調性を確保するために処理しなければならない。

パルス位置装置２８８は、例えばバーニア遅延線装置２８２の第１Ａ出力２８４における最初の「１」の、または最後の「０」の位置を示す等の規則を適用することによって単調性を提供する。例えば、バーニア遅延線装置２８２は、つまり「０００．．．０１０１１１１１」として符号化された温度計のように、第１Ａ出力２８４に７００ビットを提供する。パルス位置装置２８８で実現される規則は、例えば最後の「０」の位置を示すことである。前記に示した例では、最後の「０」は、後から数えて６番目の位置にある。第１Ａ出力２８４の７００＜２１０ビットの場合、パルス位置装置２８８の出力での数字Ｎ１は１０ビット幅である。従って、最後の「０」の６番目の位置は、パルス位置装置２８８の出力でのバイナリコード中に「０００００００１１０」として示される。このような規則を適用すると、パルス位置装置２８８の出力Ｎ１が単調になる。

図９は、図６に示す変換器２１０の補正装置２９２の実施形態を示す。期間ステージ装置２９０は、例えばバーニア遅延線装置２８２の第２Ｂ出力２８６から得られる時間ｔ３−ｔ２（図８を参照）の測定値等の較正パルスの実際の測定値を表す信号Ｎ３２を提供する。切替及び／又は差生成装置２８１は、信号Ｎ３２または信号Ｎ３２と較正信号Ｎｃａｌの差を期間補正表２８３に転送する。一実施形態においては、切替及び／又は差生成装置２８１は、前記較正パルスに応じて予想される遅延素子の前記チェーンの第１ステータスと、前記較正パルスに応じた遅延素子の前記チェーンの現ステータスの偏差または差異を計算する。結果は４ビットワードとして期間補正表２８３に転送してもよい。

一実施形態においては、期間補正表２８３が、較正パルスに応じた予想ステータスと現ステータスの偏差または差異に応じて補正値を割り当てる。補正値は較正パルスの予想される長さ及び／又は実際の長さに依存してよい。補正値は、加重装置２８５に６ビットワードとして転送し得る。

例えば１０ビットワードであるパルス位置装置２８８の出力Ｎ１は、ステージ補正表２８７に接続され、パルス位置装置２８８の出力Ｎ１に応じて例えば１０ビットワードである大まかな補正値を求める。大まかな補正値は第１補正値を表し、加算器装置２８９のみならず加重装置２８５にも接続される。加重装置２８５は、例えば期間補正表２８３によって割り当てられる補正値で、第１補正値を乗算した結果として第２補正値を計算する等、期間補正表２８３によって割り当てられる補正値に応じて第１補正値を加重することによって、加算器装置２８９に第２補正値を出力する。加算器装置２８９の出力で、補正された微細時間ＴＦが結合装置２６６に提供される。一実施形態において、参照テーブルは、期間補正表２８３及び／又はステージ補正表２８７に記憶される。期間補正表２８３は、前述のように長さｔ３−ｔ２の較正パルスを使用する絶対期間から得られる補正を表し得る。段補正表２８７はヒストグラム較正から生じる補正を表し得る。従って、ステージ補正表２８７は、図４について説明したものと同様に計算できる。バーニア遅延線装置２８２の状態を無作為に捕捉するために、例えば粗周波数に、つまりパルス位置に統計的に無相関であるリング発振器のような適切な較正トリガ信号ソース２６７を使用する。他のクロックソースも使用される可能性がある。一実施形態においては、高精度低ジッタクロックは不要であり、ジッタが乱数度を改善するので、代わりにクロックはジッタを備える。Ｍ個のトリガ信号のそれぞれのパルス位置ｐｍを決定し、ヒストグラムを作成し、パルス位置発生がステージ遅延に比例するという事実のために微細時間補正表を計算する。変換中、パルス位置ｐを決定し、参照テーブルから補正値を選択する。これにより、通常の動作を中断することのない非侵襲的較正が得られ、安定した周波数のみを必要とし、更なるハードウェアをわずかにしか必要としないか、または更なるハードウェアを全く必要とせず、及び／又は時間基準も必要としない。

リング発振器を備える時間−デジタル変換器を示す図である。 図１の時間−デジタル変換器に対応するパルス図である。 本発明の実施形態を示す図である。 補正表に記憶される補正値の計算を示す図である。 総リング遅延の較正を示す図である。 時間−デジタル変換器の更なる実施形態を示す図である。 図６に示すバーニア遅延線装置の一好適な実施形態を示す図である。 図６の変換器の実施形態のためのタイミング図を示す図である。 図６に示す変換器の補正装置の実施形態を示す図である。

符号の説明

２１０ 時間−デジタル変換器
２１２ 粗カウンタ
２１６ クロックＣＬＫ信号
２６０ トリガ信号
２６６ 結合装置
２６７ 較正トリガ装置
２６９ トリガＴＣ信号
２７０ 制御装置
２７２ アーミングＡＲＭ信号
２７４ 基準ＲＣＬＫクロック
２７６ レジスタロードＲＬ信号
２７８ 粗レジスタ
２８０ 遅延線ＤＣＬＫクロック
２８１ パルスＤＤ信号
２８２ バーニア遅延線装置
２８４ 第１出力
２８６ 第２出力
２８８ パルス位置装置
２９０ 期間ステージ装置
２９２ 補正装置
２９４ 補正装置２９２の出力
２９６ 粗レジスタ２７８の出力

Claims (13)

1. 遅延素子の少なくとも１つのチェーンであって、前記遅延素子のチェーンのステータスが、変換すべき時間間隔に関するデジタル信号を表す遅延素子のチェーンと、
   前記遅延素子のチェーンの中で転送されるパルスを基準にして統計的に等しく分散された可変位置を有する較正トリガ信号を供給する手段と、
   前記較正トリガ信号に応じて前記遅延素子のチェーンの前記ステータスを捕捉するレジスタであって、前記ステータスは前記遅延素子のそれぞれの遅延時間によって決まる、レジスタと、
   前記較正トリガ信号に応じたパルス位置の発生に基づいて前記遅延素子のうちの少なくとも幾つかの当該遅延時間の実寄与を決定する手段と、
   前記時間間隔を前記デジタル信号に変換する際に、前記遅延素子のうちの少なくとも幾つかの当該遅延時間の前記実寄与を補正する手段と、
   を備える時間−デジタル変換器。
2. 前記遅延素子のチェーンの前記ステータスがレジスタに捕捉され、前記レジスタは、前記遅延素子のチェーンにおいて遅延素子の数に対応する第１の数の入力を有する、
   請求項１に記載の時間−デジタル変換器。
3. 各遅延素子が前記レジスタの対応する入力に結合される、
   請求項２に記載の時間−デジタル変換器。
4. 前記時間−デジタル変換器は粗時間変換装置、及び微細時間変換装置を備え、前記遅延素子のうち少なくとも幾つかの前記実寄与は前記微細時間変換装置内で使用される、
   請求項１から３のいずれか一項に記載の時間−デジタル変換器。
5. 前記遅延素子のチェーンはリング発振器として配置される、
   請求項１から４のいずれか一項に記載の時間−デジタル変換器。
6. 粗時間変換装置が前記リング発振器の異なる遅延素子に結合される少なくとも二つの粗時間カウンタを備える、
   請求項５に記載の時間−デジタル変換器。
7. パルス位置装置が前記少なくとも二つの粗時間カウンタのうち、粗時間測定のためにどちらを選択するかを決定し、前記選択は、前記リング発振器の前記遅延素子のチェーン内での前記パルス位置によって決められる、
   請求項６に記載の時間−デジタル変換器。
8. 前記時間−デジタル変換器は、少なくとも二つのチェーンの遅延素子を有し、第１チェーンの遅延素子は、一般的には、第２チェーンの遅延素子と比較して、より大きな遅延時間を有し、第１および第２チェーンのステータスは、前記第２チェーンに転送されるパルスが、前記第１チェーンにおいて転送されるパルスに追いつくところの前記第１または第２遅延チェーン内における特定の遅延素子を位置特定するために捕捉され評価される、
   請求項１から７のいずれか一項に記載の時間−デジタル変換器。
9. 変換すべき前記時間間隔と前記デジタル信号との関係は、前記第２チェーンに転送されるパルスが最初及び／又は最後に前記第１チェーンに転送されるパルスに追いつくところの前記第１または第２遅延チェーン内の遅延素子を検出することによって単調化される、
   請求項８に記載の時間−デジタル変換器。
10. 遅延素子の少なくとも１つのチェーンを備える時間−デジタル変換器を使用する時間−デジタル変換の方法であって、
    前記遅延素子のチェーンのステータスは、変換すべき時間間隔に関するデジタル信号を表わし、前記方法は、
    前記遅延素子のチェーンの中で転送されるパルスを基準にして統計的に等しく分散された可変位置を有する較正トリガ信号を供給するステップ、
    前記較正トリガ信号に応じて前記遅延素子のチェーンの前記ステータスを捕捉し、前記ステータスは前記遅延素子のそれぞれの遅延時間によって決まるステップ、
    前記較正トリガ信号に応じたパルス位置の発生に基づいて前記遅延素子のうちの少なくとも幾つかの当該遅延時間の実寄与を決定するステップ、及び、
    前記時間間隔が前記デジタル信号に変換する際に、前記遅延素子のうちの少なくとも幾つかの当該遅延時間の前記実寄与を補正するステップを備える方法。
11. 更には、前記較正トリガ信号に応じて前記遅延素子のチェーンの当該捕捉されたステータスを表すヒストグラムを作成し、前記ヒストグラムから前記遅延素子のうちの少なくとも幾つかの前記実寄与を導出するステップを有する、
    請求項１０に記載の方法。
12. 更には、参照テーブル内の前記遅延素子のうちの少なくとも幾つかの前記実寄与を記憶するステップを備える、
    請求項１０または１１に記載の方法。
13. 好ましくはデータキャリアに記憶され、コンピュータ等のデータ処理システム上で実行される際に、請求項１０から１２のいずれか一項に記載の方法を制御または実行する、
    ソフトウェアプログラムまたはプロダクト。

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