KR101292669B1 - 타임투디지털컨버터의 오차 보정 장치 - Google Patents

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KR101292669B1
KR101292669B1 KR1020090101148A KR20090101148A KR101292669B1 KR 101292669 B1 KR101292669 B1 KR 101292669B1 KR 1020090101148 A KR1020090101148 A KR 1020090101148A KR 20090101148 A KR20090101148 A KR 20090101148A KR 101292669 B1 KR101292669 B1 KR 101292669B1
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Abstract

본 발명은 TDC(Time to Digital Converter)를 포함한 위상검출기로부터 지연위상(
Figure 112013024407274-pat00001
) 과 TDC 오차가 포함된 위상오차(Phase_e0)를 입력 받아 상기 TDC의 오차를 N(N은 자연수)배 높은 시간해상도를 가지도록 보정하는 TDC 오차 보정 장치에 관한 것으로, 상기 장치는 상기 지연위상을 N(N은 자연수)배 세분화시켜 제1 내지 제(N-1) 분할지연위상을 생성하는 분할 곱셈부; 상기 위상오차에 상기 제1 내지 제(N-1) 분할지연위상을 각각 더하여, 제1 내지 제(N-1) 위상오차를 생성하는 덧셈부; 및 상기 위상오차와 제1 내지 제(N-1) 위상오차 중에서, 실제 위상오차와 가장 근접한 값을 가지는 위상오차 보정값을 획득하는 비교부를 포함할 수 있다.
Figure R1020090101148
TDC, ADPLL, TDC 오차, 지연위상, 위상오차

Description

타임투디지털컨버터의 오차 보정 장치{Apparatus for compensating error of Time to Digital Converter}
본 발명은 타임투디지털컨버터에 구비된 지연소자에 의해 생기는 오차를 디지털 산술 연산 기법을 통해 보정하고, 장치의 설계를 변경하지 않고도 디지털 제어값을 변화시킴으로써 간단히 TDC의 시간해상도를 변경할 수 있도록 타임투디지털컨버터의 오차 보정 장치에 관한 것이다.
본 발명은 지식경제부의 IT 원천기술 개발사업의 일환으로 수행한 연구로부터 도출된 것이다. [과제관리번호: 2008-F-008-01, 과제명: 차세대 무선 융합 단말용 Advanced Digital RF 기술개발]
타임투디지털컨버터(Time-to-Digital Converter; 이하, TDC라 함)는 기준 신호에 대한 비교 신호의 시간차이를 측정하는데 사용된다. 최근 신호의 전압이 측정 기준이 아닌 신호의 주기 또는 위상을 측정 기반으로 하는 ADPLL(All-Digital Phase Locked Loop) 에서 사용되고 있다.
도 1은 종래의 기술에 따른 단일 지연 라인(single delay line)을 가지는 TDC를 도시한 것이다.
도1의 TDC(100)는 입력1를 지연위상(
Figure 112009065028914-pat00002
)만큼 지연시켜 다수의 지연신호를 생성하는 다수의 지연소자(111~116)으로 이루어진 지연라인(110), 입력2를 전달하는 기준라인(120), 기준라인(120)를 통해 전달되는 입력2의 상승 에지 또는 하강 에지에 동기화되어 상기 다수의 지연신호 각각의 값을 획득하는 플립플롭들(130), 그리고 플립플롭들(130)의 출력 값으로부터 상기 입력1가 몇 개의 지연소자를 지났는지를 파악 및 통보하는 인코더(150)로 구성이 된다.
상기 다수의 지연소자(111~116) 각각은 인버터, 버퍼, 저항 등으로 구현될 수 있으며, 이러한 지연소자에서 제공하는 지연위상(
Figure 112009065028914-pat00003
)이 TDC(100)의 시간해상도 값을 결정하게 된다. 그래서 더 정확하게 입력1와 입력2를 비교하기 위해서는, 지연위상()를 세분화하여 TDC(100) 지연소자가 가지는 시간해상도를 높여야만 한다.
도 2는 종래의 기술에 따른 버니어 지연라인(Vernier delay line)을 가지는 TDC를 도시한 것이다.
도2의 TDC(200)은 도1의 TDC(100)와 달리 지연라인(210)뿐만 아니라 입력2를 전달하는 기준라인(220)에도 다수의 지연 소자(지연소자 체인(231~236)가 구비된다.
이때 입력1을 지연시키는 다수의 지연소자(211~216)과 입력2를 지연시키는 지연소자 체인(231~236)의 지연 시간은 서로 상이한 차이가 있으며, 이러한 지연 시간의 차가 TDC의 시간해상도를 결정하게 된다. 예를 들어, 입력1을 지연시키는 지연소자 체인(211~216)에 포함된 지연소자는 20 피코초(pico sec)의 지연 시간을 갖고, 입력2를 지연시키는 지연소자 체인(231~236)에 포함된 지연소자는 30 피코초의 지연 시간을 갖는다면, TDC(200)는 10 피코초의 시간해상도를 가질 수 있다.
도 2에 도시한 버니어 지연 라인(Vernier delay line)을 가지는 TDC(200)는 도 1의 TDC(100)에 비해 더 높은 시간해상도를 갖는 장점을 가진다.
하지만, 입력1이 전달되는 지연라인(210)과 입력2가 전달되는 기준라인(220)의 동기가 정확이 맞아야 하는 어려움이 있다.
또한, 도 1의 TDC(100)에 비해 작은 시간해상도로 시간-디지털 변환 동작을 수행하다 보니, 입력1의 신호와 입력2의 신호 사이 간격을 측정할 때 긴 측정 시간이 걸리고, 하드웨어의 크기가 증대되며, 전력 소모량도 증가되는 문제가 있다.
따라서 본 발명에서는 상기와 같은 문제점을 해결하기 위해, 지연위상(
Figure 112009065028914-pat00005
)을 단축시키는 아날로그적 회로 설계방법을 사용하지 않고, 디지털 산술 연산 기법으로 TDC 오차를 보정하여, TDC의 시간해상도를 향상시켜 주는 TDC 오차 보정 장치를 제공하고자 한다.
또한. TDC의 설계를 변경하지 않고도 디지털 제어값을 변화시킴으로써 TDC의 시간해상도를 가변시켜 줄 수 있도록 하는 TDC 오차 보정 장치를 제공하고자 한다.
본 발명의 제1 측면에 따른 TDC를 포함한 위상검출기로부터 지연위상과 TDC 오차가 포함된 위상오차를 입력받는 TDC 오차 보정 장치는, 상기 지연위상을 N(N은 자연수)배 세분화시켜 제1 내지 제(N-1) 분할지연위상을 생성하는 분할 곱셈부; 상기 위상오차에 상기 제1 내지 제(N-1) 분할지연위상을 각각 더하여, 제1 내지 제(N-1) 위상오차를 생성하는 덧셈부; 및 상기 위상오차와 제1 내지 제(N-1) 위상오차 중에서, 실제 위상오차와 가장 근접한 값을 가지는 위상오차 보정값을 획득하는 비교부를 포함한다.
본 발명의 제2 측면에 따른 TDC를 포함한 위상검출기로부터 지연위상과 TDC 오차가 포함된 위상오차를 입력받는 TDC 오차 보정 장치는, 상기 지연위상을 1/2 내지 1/2M 배 세분화하는 제1 내지 제 M 곱셈기; 상기 제1 곱셈기의 출력에는 상기 위상오차를 더하고, 상기 제2 내지 제 M 곱셈기의 출력 각각에는 상위 비교기의 출력을 각각 덧셈 또는 뺄셈하는 제1 내지 제(2M-1) 덧셈기; 및 상기 위상오차와 제1 덧셈기의 출력간의 비교동작, 및 상기 상위 비교기의 출력과 상기 제2 내지 제(2M-1) 덧셈기들 중에서 서로 인접된 덧셈기들의 출력간의 비교동작을 수행하여, 실제 위상오차와 가장 근접한 값을 가지는 위상오차 보정값을 획득하는 제1 내지 제 M 비교기를 포함한다.
본 발명의 제3 측면에 따른 TDC를 포함한 위상검출기로부터 지연위상과 TDC 오차가 포함된 위상오차를 입력받는 TDC 오차 보정 장치는, 상기 위상오차에 1/2 배 세분화된 지연위상을 더한 제1 위상오차와 상기 위상오차를 비교하는 1차 비교부; 상기 1차 비교부의 출력과 위상오차 보정값을 입력받고, 제어신호가 제1 값일 때에는 상기 1차 비교부의 출력을 선택하여 출력하고, 상기 제어신호가 제2값일 때에는 상기 위상오차 보정값을 선택하여 출력하는 먹스; 및 상기 먹스의 출력에 1/2M(M은 2 이상의 자연수)배 세분화된 지연위상을 더한 제2 위상오차, 상기 먹스의 출력에 1/2M(M은 2 이상의 자연수)배 세분화된 지연위상을 감한 제3 위상오차, 및 상기 먹스의 출력을 비교하여, 실제 위상오차와 가장 근접한 값을 가지는 위상오차 보정값을 획득하는 2차 비교부를 포함한다.
본 발명에 의한 TDC 오차 보정 장치는 지연소자의 시간 지연을 단축시키는 아날로그적 회로 설계방법이 아닌 디지털 산술 연산 기법을 사용함으로써 간단한 하드웨어의 구성만으로도 TDC 오차를 보정할 수 있는 장점이 있다. 또한 사용자가 TDC의 시간해상도를 선택할 수 있고, 장치의 설계를 변경하지 않고도 디지털 제어값을 변화시킴으로써 간단히 TDC의 시간해상도를 선택할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있도록 바람직한 실시예를 상세히 설명한다. 다만, 본 발명의 바람직한 실시예를 상세하게 설명함에 있어, 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략한다. 또한, 유사한 기능 및 작용을 하는 부분에 대해서는 도면 전체에 걸쳐 동일한 부호를 사용한다.
덧붙여, 명세서 전체에서, 어떤 부분이 다른 부분과 '연결'되어 있다고 할 때, 이는 '직접적으로 연결'되어 있는 경우뿐만 아니라, 그 중간에 다른 소자를 사이에 두고 '간접적으로 연결'되어 있는 경우도 포함한다. 또한, 어떤 구성요소를 '포함'한다는 것은, 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있다는 것을 의미한다.
도 3는 본 발명의 제1 실시예에 따른 ADPLL(All-Digital Phase Locked Loop)를 도시한 것이다.
도 3를 참조하면, 본 발명에 제1 실시예에 따른 ADPLL(300)은 위상 검출기(303)와 루프필터(307) 및 디지털 제어 발진기(309) 이외에 상기 위상 검출기(303)와 상기 루프 필터(307) 사이에 위치하는 TDC 오차 보정기(305)를 더 구비함을 알 수 있다.
위상 검출기(303)는 TDC를 내부에 구비하고, TDC를 통해 기준클락과 발진기 출력클락간의 위상오차(Phase_e0)를 검출하고, 이를 TDC의 지연위상(
Figure 112009065028914-pat00006
)와 함께 출력한다. 이때, TDC를 이용하여 얻는 위상오차(Phase_e0)에는 0보다는 크거나 같고 지연위상(
Figure 112009065028914-pat00007
) 보다는 작은 TDC 오차가 포함된다.
TDC 오차 보정기(305)는 지연위상(
Figure 112009065028914-pat00008
)를 N(N은 자연수)배 세분화한 후 위상오차(Phase_e0)에 더하여, 새로운 위상오차들(Phase_e1~Phase_e(N-1))을 추가적으로 생성한 후, 이들 중에서 실제 위상 오차와 가장 근접한 값을 가지는 위상 오차(즉, 위상오차 보정값 (Phase error))를 획득하여 출력한다. 즉, TDC 오차 보정기(305)는 TDC 오차를 1/N배만큼 감소시켜 출력한다.
이때, 실제 위상 오차(즉, ADPLL의 락이 이루어질때, 위상오차)는 루프 필터(307)가 적분기로 구현되는 경우에는 루프 필터(307)의 입력 신호가 "0"라고 가정하여 획득되고, 그렇지 않은 경우에는 소정 기간동안 발생되는 위상오차(Phase_e0)들의 평균치를 구하여 획득될 수 있다.
루프필터(307)는 TDC 오차 보정기(305)로부터 출력되는 위상오차 보정값 (Phase error)에 ADPLL의 대역폭을 결정하는 이득값을 곱하여, 디지털 제어 발진기(309)의 입력을 생성한다.
디지털 제어 발진기(309)는 루프필터(307)로부터 제공되는 디지털 입력에 해당하는 주파수를 발진한다.
본 발명의 TDC 오차 보정기는 TDC 오차를 보정하기 위해 TDC 오차가 포함되어 있는 위상오차(Phase_e0)를 기준으로 사용한다.
그리고, 지연위상(
Figure 112009065028914-pat00009
)는 위상 검출기 내의 TDC에서 사용된 한 개의 지연소자에 해당하는 시간 지연 값을 위상 값으로 바꾼 값이므로,
Figure 112009065028914-pat00010
ⅹ (1/N) 는 지연위상(
Figure 112009065028914-pat00011
)을 N배 세분화한 것을 의미한다.
실제로 TDC 오차가 매번 얼마나 일어나는 지는 모르고 오직 TDC 오차 범위가 이하의 수학식1를 만족시키는 것만을 안다.
[수학식1]
0 ≤ TDC 오차 ≤
Figure 112009065028914-pat00012
이에 지연위상(
Figure 112009065028914-pat00013
)를 N(N은 자연수)배 세분화한 후 위상오차(Phase_e0)에 각각 더한 후, 이들 중에서 실제 위상 오차와 가장 근접한 값을 가지는 위상 오차를 선택하면, TDC 오차는 위상오차가 1/N만큼 줄어드는 효과를 얻을 수 있게 된 다.
도4a 는 본 발명의 제1 실시예에 따른 TDC 오차 보정기를 도시한 도면으로, 이는 TDC 인코더가 내림연산을 수행하는 경우에 해당된다.
도4a 를 참조하면, 본 발명의 TDC 오차 보정기는 분할곱셈부(310), 덧셈부(330), 및 비교부(350)를 포함하여 이루어진다.
분할곱셈부(310)는 지연위상(
Figure 112009065028914-pat00014
)을 TDC 오차 보정기의 시간해상도(N)에 따라 N배만큼 세분화시켜 준다. 이를 위해 분할곱셈부(310)는 지연위상(
Figure 112009065028914-pat00015
)에 1에서 (N-1)/N까지의 값을 각각 곱하여 제1 내지 제(N-1) 분할지연위상을 생성하는 다수개의 곱셈기(311~31N)을 구비한다.
덧셈부(330)는 세분화된 지연위상을 가지는 다수의 위상오차들을 추가적으로 생성한다. 이를 위해 덧셈부(330)는 위상오차(Phase_e0)에 제1 내지 제(N-1) 분할지연위상(
Figure 112009065028914-pat00016
ⅹ1/N ~
Figure 112009065028914-pat00017
ⅹ (N-1)/N)을 각각 더하여 제1 내지 제(N-1) 위상오차(Phase_e1~Phase_e(N-1))를 생성하는 다수개의 덧셈기(331~33N)을 구비하여, 세분화된 지연위상을 가지는 다수의 위상오차들을 추가적으로 생성한다.
예를 들어, TDC 오차 보정기가 N=8의 시간해상도를 가지는 경우, 덧셈부(330)는 이하의 수학식1에 따라 제1 내지 제7 위상오차(Phase_e1~Phase_e7)을 발생하게 된다.
[수학식1]
Phase_e1= Phase_e0 +
Figure 112009065028914-pat00018
ⅹ 1/8
Phase_e2= Phase_e0 +
Figure 112009065028914-pat00019
ⅹ 2/8
Phase_e3= Phase_e0 +
Figure 112009065028914-pat00020
ⅹ 3/8
Phase_e4= Phase_e0 +
Figure 112009065028914-pat00021
ⅹ 4/8
Phase_e5= Phase_e0 +
Figure 112009065028914-pat00022
ⅹ 5/8
Phase_e6= Phase_e0 +
Figure 112009065028914-pat00023
ⅹ 6/8
Phase_e7= Phase_e0 +
Figure 112009065028914-pat00024
ⅹ 7/8
비교부(350)는 위상오차(Phase_e0)와 제1 내지 제(N-1) 위상오차(Phase_e1~Phase_e(N-1))를 비교하고, 이들 중에서 실제 위상오차와 가장 근접한 값을 가지는 위상 오차를 위상 보정값(Phase error)으로 획득하여 출력한다.
도4b는 본 발명의 제1 실시예에 따른 TDC 오차 보정 방법을 설명하기 위한 도면으로, 이는 TDC 인코더가 내림연산을 수행하는 경우에 해당된다. 또한, 이하에서는 설명의 편이를 위해 TDC 오차 보정기의 시간해상도를 "N=8"로 가정한다.
기본적으로, 위상 검출기(303) 내의 TDC는 기준 클락과 발진기 출력 클락간의 사이의 위상오차를 구하여 보정해 주는 역할을 한다. 그러나 종래에는 TDC에 구비된 지연소자의 지연위상(
Figure 112009065028914-pat00025
)으로 인하여, 지연위상(
Figure 112009065028914-pat00026
)의 정수배만큼의 위상오차만을 구하여 보정할 수 있는 문제가 있었다.
만약, 기준 클락과 발진기 출력 클락이 3ⅹ
Figure 112009065028914-pat00027
에서 4ⅹ
Figure 112009065028914-pat00028
범위의 위상오차(ε)를 가지는 경우, TDC은 총 3개의 지연 소자를 지났다는 정보만을 획득하여 3ⅹ
Figure 112009065028914-pat00029
을 위상오차(Phase_e0)으로 얻게 된다.
그 결과, 실제 위상오차(ε)와 TDC를 이용하여 얻는 위상오차(Phase_e0) 사이에는 "0≤오차(error)<
Figure 112009065028914-pat00030
" 만큼의 오차가 발생하게 된다.
이에 본 발명에서는 지연위상(
Figure 112009065028914-pat00031
)를 N배 세분화한 후 위상오차(Phase_e0)에 더하여, 새로운 위상오차들(Phase_e1~Phase_e(N-1))을 추가적으로 생성한 후, 이들 중에서 실제 위상 오차와 가장 근접한 값을 가지는 위상 오차를 위상오차 보정값(Phase error)로 획득하여 출력함으로써, 실제 위상오차(ε)와 위상오차 보정값(Phase error) 사이에는 "0≤오차(error)<
Figure 112009065028914-pat00032
/N" 만큼의 오차만이 발생되도록 한다. 즉, TDC 오차를 N배 감소시켜 준다.
도5a 는 본 발명의 제2 실시예에 따른 TDC 오차 보정기를 도시한 도면으로, 이는 TDC 인코더가 올림 연산을 수행하는 경우에 해당된다.
도5a 를 참조하면, 본 발명의 TDC 오차 보정기는 분할곱셈부(410), 덧셈부(430), 및 비교부(450)를 포함하여 이루어진다.
분할곱셈부(410)는 지연위상(
Figure 112009065028914-pat00033
)을 TDC 오차 보정기의 시간해상도(N)에 따라 N배만큼 세분화시켜 준다. 이를 위해 분할곱셈부(410)는 지연위상(
Figure 112009065028914-pat00034
)에 1에서 (N-1)/N까지의 값을 각각 곱하여 제1 내지 제(N-1) 분할지연위상을 생성하는 다수개의 곱셈기(411~41N)을 구비한다.
덧셈부(430)는 세분화된 지연위상을 가지는 다수의 위상오차들을 추가적으로 생성한다. 이를 위해 덧셈부(430)는 위상오차(Phase_e0)에 제1 내지 제(N-1) 분할지연위상(
Figure 112009065028914-pat00035
ⅹ1/N ~
Figure 112009065028914-pat00036
ⅹ (N-1)/N)을 각각 더하여 제1 내지 제(N-1) 위상오차(Phase_e1~Phase_e(N-1))를 생성하는 다수개의 덧셈기(431~43N)을 구비하여, 세분화된 지연위상을 가지는 다수의 위상오차들을 추가적으로 생성한다.
예를 들어, TDC 오차 보정기가 N=8의 시간해상도를 가지는 경우, 덧셈부(430)는 이하의 수학식1에 따라 제1 내지 제7 위상오차(Phase_e1~Phase_e7)을 발생하게 된다.
[수학식1]
Phase_e1= Phase_e0 -
Figure 112009065028914-pat00037
ⅹ 1/8
Phase_e2= Phase_e0 -
Figure 112009065028914-pat00038
ⅹ 2/8
Phase_e3= Phase_e0 -
Figure 112009065028914-pat00039
ⅹ 3/8
Phase_e4= Phase_e0 +
Figure 112009065028914-pat00040
ⅹ 4/8
Phase_e5= Phase_e0 -
Figure 112009065028914-pat00041
ⅹ 5/8
Phase_e6= Phase_e0 -
Figure 112009065028914-pat00042
ⅹ 6/8
Phase_e7= Phase_e0 -
Figure 112009065028914-pat00043
ⅹ 7/8
비교부(450)는 위상오차(Phase_e0)와 제1 내지 제(N-1) 위상오차(Phase_e1~Phase_e(N-1))를 비교하고, 이들 중에서 실제 위상오차와 가장 근접한 값을 가지는 위상 오차를 위상 보정값(Phase error)으로 획득하여 출력한다.
도5b는 본 발명의 제2 실시예에 따른 TDC 오차 보정 방법을 설명하기 위한 도면으로, 이는 TDC 인코더가 올림연산을 수행하는 경우에 해당된다. 또한, 이하에서는 설명의 편이를 위해 TDC 오차 보정기의 시간해상도를 "N=8"로 가정한다.
TDC 인코더가 올림연산을 수행하는 경우, 기준 클락과 발진기 출력 클락이 3 ⅹ
Figure 112009065028914-pat00044
에서 4ⅹ
Figure 112009065028914-pat00045
범위의 위상오차(ε)를 가지면, TDC은 총 4개의 지연 소자를 지났다는 정보를 획득하여 4ⅹ
Figure 112009065028914-pat00046
을 위상오차(Phase_e0)으로 얻게 된다.
그 결과, 실제 위상오차(ε)와 TDC를 이용하여 얻는 위상오차(Phase_e0) 사이에는 "0≤오차(error)<
Figure 112009065028914-pat00047
" 만큼의 오차가 발생하게 된다.
이에 본 발명에서는 지연위상(
Figure 112009065028914-pat00048
)를 N배 세분화한 후 위상오차(Phase_e0)에 더하여, 새로운 위상오차들(Phase_e1~Phase_e(N-1))을 추가적으로 생성한 후, 이들 중에서 실제 위상 오차와 가장 근접한 값을 가지는 위상 오차를 위상오차 보정값(Phase error)으로 획득하여 출력함으로써, 실제 위상오차(ε)와 위상오차 보정값(Phase error) 사이에는 "0≤오차(error)<
Figure 112009065028914-pat00049
/8" 만큼의 오차만이 발생되도록 한다. 즉, TDC 오차를 N배 감소시켜 준다.
또한, 본 발명에서는 도6 및 도7에서와 같이 TDC 오차 보정기의 시간해상도에 비해 상대적으로 적은 개수의 덧셈기를 구비할 수 있도록 하는 TDC 오차 보정기도 제안한다.
도 6는 본 발명의 제3 실시예에 의한 TDC 오차 보정기를 나타낸 도면이다.
도6를 참조하면, 본 발명의 TDC 오차 보정기는 제1 내지 제 M 곱셈기(511~51M), 제1 내지 제(2M-1) 덧셈기(531~53(2M-1), 및 제1 내지 제 M 비교 기(551~55M)를 포함하여 이루어진다.
이때, 위상검출기 내의 TDC가 내림연산방식인 경우에는 지연위상(
Figure 112009065028914-pat00050
)을 입력으로 필요로 하고, 올림연산방식인 경우에는 지연위상(
Figure 112009065028914-pat00051
)에 (-1)을 곱한 값을 입력으로 필요로 하며, 도 6에서는 위상검출기 내의 TDC의 연산방식에 따라 위상검출기가 출력을 서로 다르게 하는 것으로 나타내었으나 지연위상(
Figure 112009065028914-pat00052
)에 (-1)이 곱해지는 것은 이후 단계에서도 가능하다.
계속하여 도6을 참조하면, 제1 내지 제 M 곱셈기(511~51M)는 위상검출기(503) 지연위상(
Figure 112009065028914-pat00053
)을 1/2 내지 1/2M 배로 세분화시켜 제1/2 내지 제1/2M 분할지연위상(
Figure 112009065028914-pat00054
ⅹ1/2 ~
Figure 112009065028914-pat00055
ⅹ 1/2M)을 생성한다.
제1 덧셈기(531)는 제1/2 분할지연위상(
Figure 112009065028914-pat00056
ⅹ1/2)에 위상오차(Phase_e0)을 더하여 제1 위상오차(Phase_e1)을 생성한다.
제2 내지 제(2M-1) 덧셈기(532~53(2M-1))는 제1/4 내지 제1/2M 분할지연위상(
Figure 112009065028914-pat00057
ⅹ1/4 ~
Figure 112009065028914-pat00058
ⅹ 1/2M) 각각에 상위 비교기(즉, 제1/2 내지 제1/2(M-1) 분할지연위상(
Figure 112009065028914-pat00059
ⅹ1/4 ~
Figure 112009065028914-pat00060
ⅹ 1/2M) 각각에 대응되는 제1 내지 제(M-1) 비 교기(551~55(M-1)))의 출력을 덧셈 및 뺄셈하여 제2 내지 제(2M-1) 위상오차(Phase_e2~ Phase_e(2M-1))를 생성한다.
이때, 제2 내지 제(2M-1) 덧셈기들(532~53(2M-1))중에서 서로 인접된 덧셈기들(예를 들어, 532, 533)은 동일한 곱셈기(512)의 출력에 동일한 비교기(551)의 출력을 덧셈 및 뺄셈하며, 인접된 덧셈기들(532, 533) 중에서 짝수열에 위치한 덧셈기(532)는 곱셈기(512)의 출력에 비교기(551)의 출력을 더하고, 홀수열에 위치한 덧셈기(533)는 곱셈기(512)의 출력에 비교기(551)의 출력을 빼도록 한다.
제1 비교기(551)는 위상오차(Phase_e0)와 제1 위상오차(Phase_e1)을 비교하여, 실제 위상오차와 가장 근접한 값을 가지는 위상 오차를 획득하여 출력한다.
제2 내지 제 M 비교기(552~55M)는 상위 비교기(551~55(M-1))의 출력과 제2 내지 제(2M-1) 덧셈기들(532~53(2M-1))중에서 서로 인접된 덧셈기들의 출력들을 비교하여, 실제 위상오차와 가장 근접한 값을 가지는 위상 오차를 획득하여 출력하는 동작을 수행하여, 제1 내지 제 M 비교값을 생성한 후 제 M 비교값을 위상 보정값(Phase error)으로 최종 출력한다.
이하, 도6을 참조하여 본 발명의 제3 실시예에 의한 TDC 오차 보정 방법을 설명하면 다음과 같다.
먼저, 위상검출기(503)로부터 제공되는 지연위상(
Figure 112009065028914-pat00061
)을 1/2 내지 1/2M 배로 세분화시켜 제1/2 내지 제1/2M 분할지연위상(
Figure 112009065028914-pat00062
ⅹ1/2 ~
Figure 112009065028914-pat00063
ⅹ 1/2M)을 생성한다.
그리고 제1/2 분할지연위상(
Figure 112009065028914-pat00064
ⅹ1/2)에 위상오차(Phase_e0)을 더한 후 위상오차(Phase_e0)와 비교하여, 실제 위상오차와 가장 근접한 값을 가지는 위상 오차를 위상오차 보정값으로 획득하여 출력한다.
그리고 상기 위상오차 보정값에 1/4배 세분화된 지연위상을 덧셈 및 뺄셈한 후 다시 상기 위상오차 보정값과 비교하여, 위상오차 보정값을 갱신하도록 한다.
이러한 동작은 1/2X(2≤X≤M이며)배 세분화된 지연위상 각각 모두에 대해 반복적으로 수행되고, 모든 비교기가 상기의 동작을 완료하였으면 (X 값이 M 보다 크면), 최종적으로 갱신된 위상오차 보정값(Phase error)을 획득하여 출력한다.
상기 도 4a 및 도 5a에 도시된 TDC 오차 보정기의 경우 N-1개의 덧셈기를 필요로 하나, 상기 도 6에 도시된 TDC 오차 보정기의 경우는 2M-1개의 덧셈기만을 필요로 하므로 N의 값이 커질 경우 상기 도 5에 도시된 TDC 오차 보정기가 훨씬 적은 수의 덧셈기를 필요로 한다. (N=2M)
도 7은 본 발명의 제4 실시예에 의한 TDC 오차 보정기를 나타낸 도면이다.
도 7에 도시된 TDC 오차 보정기는 제1 및 제2 곱셈기(610, 611), 제1 내지 제3 덧셈기(630~632), 제1 및 제2 비교기(670, 671), 먹스(680), 및 카운터(681)를 포함하여 이루어져, 상기 도 5에 도시된 TDC 오차 보정기와 같은 원리를 이용한다. 다만 구현방법에서 2에서 M까지의 값을 발생시키는 카운터(681)와 먹스(680)를 이용해 구성함으로써 하드웨어의 크기를 매우 간소화시켰다.
제1 곱셈기(610)는 지연위상(
Figure 112009065028914-pat00065
)에 1/2 를 곱하여 제1/2 분할지연위상(
Figure 112009065028914-pat00066
ⅹ1/2)을 생성하고, 제1 덧셈기(630)는 제1/2 분할지연위상(
Figure 112009065028914-pat00067
ⅹ1/2)에 위상오차(Phase_e0)을 더하여 제1 위상오차(Phase_e1)를 생성하고, 제1 비교기(670)는 위상오차(Phase_e0)와 제1 위상오차(Phase_e1)을 비교하여, 실제 위상오차와 가장 근접한 값을 가지는 위상 오차를 획득하여 출력한다.
먹스(680)는 제1 비교기(670)의 출력과 위상오차 보정값(Phase error)을 입력받고, 제어신호(en)가 "0"일 때에는 제1 비교기(670)의 출력을 선택하여 출력하고, 제어신호(en)가 "1" 일 때에는 위상오차 보정값(Phase error)을 출력한다.
제2 곱셈기(611)는 카운터(681)의 출력값(cntout)에 따라 지연위상(
Figure 112009065028914-pat00068
)에
Figure 112009065028914-pat00069
을 곱한다.
제2 및 제3 덧셈기(631~632)는 먹스(680)의 출력에 제2 곱셈기(611)의 출력을 더하고 감하여, 제2 내지 제3 위상오차(Phase_e2~ Phase_e3)를 생성한다.
제2 비교기(671)는 먹스(680)의 출력과 제2 내지 제3 위상오차(Phase_e2~ Phase_e3)를 비교하여 실제 위상오차와 가장 근접한 값을 가지는 위상 오차를 획득 한 후, 이를 위상오차 보정값으로 출력한다.
카운터(681)는 제2 곱셈기(611)의 곱셈 동작에 필요한 2에서 M(M은 자연수)를 순차적으로 출력해준다.
이하, 도7을 참조하여 본 발명의 제4 실시예에 의한 TDC 오차 보정 방법을 설명하면 다음과 같다.
먼저, 위상검출기(503)로부터 제공되는 지연위상(
Figure 112009065028914-pat00070
)을 1/2 내지 1/2M 배로 세분화시켜 제1/2 내지 제1/2M 분할지연위상(
Figure 112009065028914-pat00071
ⅹ1/2 ~
Figure 112009065028914-pat00072
ⅹ 1/2M)을 생성한다.
TDC를 포함한 위상검출기로부터 지연위상과 TDC 오차가 포함된 위상오차를 입력받는 단계;
위상검출기(503)로부터 제공되는 위상오차(Phase_e0)에 1/2 배 세분화된 지연위상(
Figure 112009065028914-pat00073
ⅹ1/2)을 더하여 제1 위상오차(Phase_e1)를 생성한 후, 이를 위상오차(Phase_e0)를 비교하여 비교 결과 값을 출력한다.
그리고 먹스(680)는 상기 비교 결과 값과 위상오차 보정값(Phase error)을 입력받고, 제어신호(en)가 "0"일 때에는 상기 비교 결과 값을 선택하여 출력하고, 제어신호(en)가 "1" 일 때에는 상기 위상오차 보정값(Phase error)을 출력한다.
먹스(680)의 출력에 1/2M(M은 2 이상의 자연수)배 세분화된 지연위상을 덧셈 및 뺄셈하여 제2 및 제3 위상오차(Phase_e2, Phase_e3)를 생성한 후, 다시 먹스(680)의 출력과 비교하여, 실제 위상오차와 가장 근접한 값을 가지는 위상오차 보정값(Phase error)을 최종적으로 획득하여 출력한다.
도 8은 본 발명의 TDC 오차 보정기를 ADPLL에 적용하여 시간에 따른 출력 주파수의 변화를 나타낸 시뮬레이션 결과 그래프이다.
(a)는 20피코초의 지연소자를 가지는 단일 지연 라인 (single delay line)을 가지는 TDC를 사용한 ADPLL 주파수 변화 그래프이다. TDC 지연소자로 인한 오차로 ADPLL 출력 주파수가 락이 된 이후의 주파수 변화가 약 ±40kHz로 관측되었다.
(b)는 2.5피코초의 지연소자를 가지는 단일 지연 라인 (single delay line)을 가지는 TDC를 사용한 ADPLL 주파수 변화 그래프이다. ADPLL출력 주파수가 락이 된 이후의 주파수 변화가 약 ±5kHz로 관측되었다. TDC 지연소자의 지연시간이 20피코초/8=2.5피코초로 주파수의 변화도 약 1/8로 줄어드는 것을 확인 할 수 있었다.
(c)는 (a)의 결과를 나타내던 ADPLL에 TDC 오차 보정기를 추가하여 시뮬레이션 한 결과이다. 위상 보정이
Figure 112009065028914-pat00074
이내의 값만 가능하기 때문에 그 이상인 오차를 가지는 부분에서는 동그라미 친 부분과 같이 간혹 ±5kHz 이상이 되는 곳이 생기지만 점차 ±5kHz값의 범위로 안정화되는 것을 확인할 수 있다.
이로써 본 발명의 TDC 오차 보정기가 기존의 TDC와 함께 사용되어 산술적인 계산으로 TDC의 시간해상도를 높이는 역할을 함을 알 수 있다.
본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니다. 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명에 따른 구성요소를 치환, 변형 및 변경할 수 있다는 것이 명백할 것이다.
도 1은 종래의 기술에 따른 단일 지연 라인(single delay line)을 가지는 TDC를 도시한 것이다.
도 2는 종래의 기술에 따른 버니어 지연라인(Vernier delay line)을 가지는 TDC를 도시한 것이다.
도 3는 본 발명의 제1 실시예에 따른 ADPLL(All-Digital Phase Locked Loop)를 도시한 것이다.
도4a 는 본 발명의 제1 실시예에 따른 TDC 오차 보정기를 도시한 것이다.
도4b는 본 발명의 제1 실시예에 따른 TDC 오차 보정 방법을 설명하기 위한 도면이다.
도5a 는 본 발명의 제2 실시예에 따른 TDC 오차 보정기를 도시한 것이다.
도5b는 본 발명의 제2 실시예에 따른 TDC 오차 보정 방법을 설명하기 위한 도면이다.
도 6는 본 발명의 제3 실시예에 의한 TDC 오차 보정기를 도시한 것이다.
도 7은 본 발명의 제4 실시예에 의한 TDC 오차 보정기를 도시한 것이다.
도 8은 본 발명의 TDC 오차 보정기를 ADPLL에 적용하여 시간에 따른 출력 주파수의 변화를 나타낸 시뮬레이션 결과 그래프이다.

Claims (13)

  1. 삭제
  2. TDC를 포함한 위상검출기로부터 지연위상과 TDC 오차가 포함된 위상오차를 입력받는 TDC 오차 보정 장치에 있어서,
    상기 지연위상을 N(N은 자연수)배 세분화시켜 제1 내지 제(N-1) 분할지연위상을 생성하는 분할 곱셈부;
    상기 위상오차에 상기 제1 내지 제(N-1) 분할지연위상을 각각 더하여, 제1 내지 제(N-1) 위상오차를 생성하는 덧셈부; 및
    상기 위상오차와 제1 내지 제(N-1) 위상오차 중에서, 실제 위상오차와 가장 근접한 값을 가지는 위상오차 보정값을 획득하는 비교부를 포함하고,
    상기 분할 곱셈부는
    상기 위상 검출기 내의 TDC가 내림연산방식인 경우, 상기 지연위상에 1에서 (N-1)/N까지의 값들을 각각 곱하여 상기 제1 내지 제(N-1) 분할지연위상을 생성하는 제1 내지 제(N-1) 곱셈기를 포함하는 것을 특징으로 하는 TDC 오차 보정 장치.
  3. TDC를 포함한 위상검출기로부터 지연위상과 TDC 오차가 포함된 위상오차를 입력받는 TDC 오차 보정 장치에 있어서,
    상기 지연위상을 N(N은 자연수)배 세분화시켜 제1 내지 제(N-1) 분할지연위상을 생성하는 분할 곱셈부;
    상기 위상오차에 상기 제1 내지 제(N-1) 분할지연위상을 각각 더하여, 제1 내지 제(N-1) 위상오차를 생성하는 덧셈부; 및
    상기 위상오차와 제1 내지 제(N-1) 위상오차 중에서, 실제 위상오차와 가장 근접한 값을 가지는 위상오차 보정값을 획득하는 비교부를 포함하고,
    상기 분할 곱셈부는
    상기 위상 검출기 내의 TDC가 올림연산방식인 경우, 상기 지연위상에 -1 내지 -(N-1)/N까지의 값들을 각각 곱하여 상기 제1 내지 제(N-1) 분할지연위상을 생성하는 제1 내지 제(N-1) 곱셈기를 포함하는 것을 특징으로 하는 TDC 오차 보정 장치.
  4. 제2항 또는 제3항에 있어서, 상기 덧셈부는
    상기 위상오차에 상기 제1 내지 제(N-1) 분할지연위상을 각각 더하여, 상기 제1 내지 제(N-1) 위상오차를 생성하는 제1 내지 제(N-1) 덧셈기를 포함하는 것을 특징으로 하는 TDC 오차 보정 장치.
  5. TDC를 포함한 위상검출기로부터 지연위상과 TDC 오차가 포함된 위상오차를 입력받는 TDC 오차 보정 장치에 있어서,
    상기 지연위상을 1/2 내지 1/2M 배 세분화하는 제1 내지 제 M 곱셈기;
    상기 제1 곱셈기의 출력에는 상기 위상오차를 더하고, 상기 제2 내지 제 M 곱셈기의 출력 각각에는 상위 비교기의 출력을 각각 덧셈 또는 뺄셈하는 제1 내지 제(2M-1) 덧셈기; 및
    상기 위상오차와 제1 덧셈기의 출력간의 비교동작, 및 상기 상위 비교기의 출력과 상기 제2 내지 제(2M-1) 덧셈기들 중에서 서로 인접된 덧셈기들의 출력간의 비교동작을 수행하여, 실제 위상오차와 가장 근접한 값을 가지는 위상오차 보정값을 획득하는 제1 내지 제 M 비교기를 포함하는 TDC 오차 보정 장치.
  6. 제5항에 있어서, 상기 제1 덧셈기는
    상기 제1 곱셈기의 출력과 상기 위상오차를 덧셈하는 것을 특징으로 하는 TDC 오차 보정 장치.
  7. 제5항에 있어서,
    상기 제2 내지 제(2M-1) 덧셈기들중에서 서로 인접된 덧셈기들은 동일한 곱셈기의 출력에 동일한 비교기의 출력을 덧셈 및 뺄셈하며,
    상기 인접된 덧셈기들 중에서 짝수열에 위치한 덧셈기는 곱셈기의 출력에 비교기의 출력을 더하고, 홀수열에 위치한 덧셈기는 곱셈기의 출력에 비교기의 출력을 감하는 것을 특징으로 하는 TDC 오차 보정 장치.
  8. 제5항에 있어서, 상기 제1 비교기는
    상기 위상오차와 제1 덧셈기의 출력을 비교하여 실제 위상오차와 가장 근접한 값을 가지는 위상 오차를 획득하여 출력하는 것을 특징으로 하는 TDC 오차 보정 장치.
  9. 제5항에 있어서, 상기 제2 내지 제M 비교기 각각은
    상기 상위 비교기의 출력과 상기 인접된 덧셈기들의 출력들을 비교하여 실제 위상오차와 가장 근접한 값을 가지는 위상 오차를 획득하여 출력하는 것을 특징으로 하는 TDC 오차 보정 장치.
  10. TDC를 포함한 위상검출기로부터 지연위상과 TDC 오차가 포함된 위상오차를 입력받는 TDC 오차 보정 장치에 있어서,
    상기 위상오차에 1/2 배 세분화된 지연위상을 더한 제1 위상오차와 상기 위상오차를 비교하는 1차 비교부;
    상기 1차 비교부의 출력과 위상오차 보정값을 입력받고, 제어신호가 제1 값일 때에는 상기 1차 비교부의 출력을 선택하여 출력하고, 상기 제어신호가 제2값일 때에는 상기 위상오차 보정값을 선택하여 출력하는 먹스; 및
    상기 먹스의 출력에 1/2M(M은 2 이상의 자연수)배 세분화된 지연위상을 더한 제2 위상 오차, 상기 먹스의 출력에 1/2M(M은 2 이상의 자연수)배 세분화된 지연위상을 감한 제3 위상오차, 및 상기 먹스의 출력을 비교하여, 실제 위상오차와 가장 근접한 값을 가지는 위상오차 보정값을 획득하는 2차 비교부를 포함하는 TDC 오차 보정 장치.
  11. 제10항에 있어서,
    상기 M를 카운팅하여 상기 비교부에 제공하는 카운터를 더 포함하는 것을 특징으로 하는 TDC 오차 보정 장치.
  12. 제10항에 있어서, 상기 1차 비교부는
    상기 지연위상에 1/2 를 곱하여 1/2배 세분화된 지연위상을 생성하는 곱셈기;
    상기 곱셈기의 출력에 상기 위상오차를 더하여 상기 제1 위상오차를 생성하는 덧셈기; 및
    상기 제1위상오차와 상기 위상오차를 비교하여 비교 결과값을 출력하는 비교기를 포함하는 것을 특징으로 하는 TDC 오차 보정 장치.
  13. 제10항에 있어서, 상기 2차 비교부는
    상기 지연위상에 1/2M 를 곱하여 1/2M 배 세분화된 지연위상을 생성하는 곱 셈기;
    상기 먹스의 출력에 1/2M배 세분화된 지연위상을 더하여 상기 제2 위상오차를 생성하는 제1 덧셈기; 및
    상기 먹스의 출력에 1/2M배 세분화된 지연위상을 감하여 상기 제3 위상오차를 생성하는 제2 덧셈기를 포함하는 것을 특징으로 하는 TDC 오차 보정 장치.
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