KR20080094693A - 시간-대-디지털 변환기, 시간-대-디지털 변환 방법 및 소프트웨어 프로그램 또는 제품 - Google Patents

시간-대-디지털 변환기, 시간-대-디지털 변환 방법 및 소프트웨어 프로그램 또는 제품 Download PDF

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Abstract

본 발명은 시간-대-디지털 변환기(110)에 관한 것으로 이 변환기는 적어도 하나의 지연 소자(126.1,...,126.N) 체인 - 상기 지연 소자(126.1,...,126.N) 체인의 상태는 변환될 시간 간격에 관한 디지털 신호를 나타냄 - 과, 지연 소자(126.1,...,126.N) 체인에서 전송되는 펄스에 대해 통계적으로 동일하게 분포되는 변수 위치를 갖는 트리거 신호(154)를 제공하는 수단(156)과, 교정 트리거 신호(154)에 응답하여 지연 소자(126.1,...,126.N) 체인의 상태를 캡쳐하는 수단(130) - 상태는 지연 소자(126.1,...,126.N)의 지연 시간에 의존함 - 과, 교정 트리거 신호(154)에 응답하여 펄스 위치의 발생에 기초하여 지연 소자(126.1,...,126.N) 체인의 전체 지연에 대해 지연 소자(126.1,...,126.N)의 적어도 일부의 실제 기여도를 결정하는 수단과, 시간 간격을 상기 디지털 신호(168)로 변환할 때 지연 소자(126.1,...,126.N)의 적어도 일부의 실제 기여도를 고려하는 수단(164)을 포함한다.

Description

시간-대-디지털 변환기, 시간-대-디지털 변환 방법 및 소프트웨어 프로그램 또는 제품{TIME-TO-DIGITAL CONVERSION WITH DELAY CONTRIBUTION DETERMINATION OF DELAY ELEMENTS}
본 발명은 시간-대-디지털 변환기 및 시간-대-디지털 변환 방법에 관한 것이다.
본 발명의 목적은 향상된 시간-대-디지털 변환을 제공하는 것이다. 이 목적은 독립 청구항에 의해 해결된다. 또한, 실시예들이 종속 청구항들에 의해 도시된다.
본 발명의 실시예에 따르면, 적어도 하나의 지연 소자 체인을 포함하는 시간-대-디지털 변환기가 실현된다. 일 실시예에서, 지연 소자는 최초 및 최종 지연 소자를 가지며 직렬로 배열된다. 다른 실시예에서, 지연 소자 체인은 폐쇄 루프로서 구성되어, 링 오실레이터를 형성하는 오실레이션에 대하여 여기될(excited) 수 있는 폐쇄 링을 수립한다.
타임 스탬핑 애플리케이션 또는 시간 간격 측정을 위한 시간-대-디지털 변환을 실현할 수 있다. 디지털 시스템의 지터 측정(jitter measurements), 동적 위상 동기 루프(PLL) 측정, 높은 선형성을 갖는 위상 변조 또는 주파수 변조의 복조 및/또는 높은 선형성을 갖는 아날로그-대-디지털 변환에 다른 실시예가 적용될 수 있다. 높은 해상도 시간-대-디지털 변환기는 다양한 측정 시스템의 애플리케이션, 가령, 비행시간 실제 검출기, 레이저 범위-발견자 및 논리 분석자에 사용된다. 실제 물리학 실험 및 물질 표면 분석의 산업적 방법에서 사용되는 현재 비행시간 분광계는 1ns 이하의 해상도, 낮은 데드-타임(dead-time) 및 큰 동적 범위를 갖기 위해 시간-대-디지털 변환기를 요구한다.
일 실시예에서 트리거 신호를 제공하기 위한 수단은 시간적으로 모든 펄스 위치가 동일한 확률을 갖도록 선택된다. 일 실시예에서, 지연 소자에 의해 형성되는 링 오실레이터의 배수 또는 약수에 근접하지 않는 기존 시스템의 임의의 적합한 클록이 사용될 수 있다. 트리거 레이트는 상관되지 않을 것인데, 이는 링 오실레이터의 주파수가 트리거 소스로부터 독립적이기 때문이다.
일 실시예에서, 전술한 교정 트리거 신호에 응답하여 전술한 지연 소자 체인의 전술한 상태를 캡쳐하는 수단은 트리거 신호에 의해 클록되는 레지스터에 의해 실현된다. 레지스터는 지연 소의 체인의 상태를 판독한다. 펄스 위치 논리 유닛은 트리거 신호가 상승 에지를 가질 때 및/또는 트리거 신호가 하강 에지를 가질 때의 시점에서 지연 소자 체인 내의 펄스의 위치를 결정한다. 펄스 위치는 변환될 시간에 대한 디지털 형태의 측정치이다.
교정 단계 동안, 모든 가능한 펄스 위치가 동일한 확률로 발생하므로 균등 분포(equidistribution)된다. 모든 동일한 지연 시간을 갖는 이상적인 지연 소자에 있어서, 최종 펄스 위치도 균등 분포될 것이다. 제조 단계로부터 발생하는 변동, 온도, 압력, 습도 및/또는 노화 효과로 인한 물리적 환경 조건의 변화 등과 같은 복수의 지연 소자의 개별 지연 시간의 변동으로 인해, 최종 펄스 위치가 균등 분포되지 않는다.
일 실시예에 따르면, 비-균등 분포는 물리적으로 보상되지 않고 검출되며 정량화된다. 전술한 지연 소자 체인의 전체 지연에 대한 전술한 지연 소자의 적어도 일부, 바람직하게는 전부의 실제 기여도는, 전술한 디지털 신호로 전술한 시간 간격을 변환할 때 변환 단계 동안에 고려된다. 일 실시예에서, 지연 소자의 상태를 캡쳐하는 레지스터의 입력의 개수는 지연 소자의 개수와 같거나 더 크다. 각 입력은 특정 대응 지연 소자에 할당될 수 있다.
일 실시예에서, 변환기는 넓은 간격(coarese) 시간 변환기 유닛과 좁은 간격 (fine) 시간 변환기 유닛을 포함하며, 그 결과가 결합된다. 넓은 간격 시간 변환기 유닛은 시스템 또는 변환기 클록의 클록 에지의 개수를 카운트할 수 있다. 지연 소자 체인은 넓은 간격 시간 카운터 유닛 및/또는 좁은 간격 시간 카운트 유닛의 일부일 수 있다. 일 실시예에서, 지연 소자 체인은 넓은 간격 및 좁은 간격 시간 변환기 유닛의 일부인 링 오실레이터로서 구성된다. 단일 넓은 간격 시간 카운터는 링 오실레이터의 오실레이션의 주기의 개수를 카운트할 수 있는데, 이 주기의 개수는 변환될 시간의 넓은 간격 시간 부분을 나타낸다. 이러한 실시예는 전술한 교정 없이도 종래 기술에 비해 유리하다.
일 실시예에서, 넓은 간격 시간 변환기 유닛은 지연 소자 체인 내에서 서로 떨어지는 지연 소자에 접속되는 적어도 2개의 넓은 간격 시간 카운터, 가령, 체인의 중간 위치의 제 1 넓은 간격 시간 카운터 및 체인의 종단의 제 2 넓은 간격 시간 카운터를 포함한다. 넓은 간격 시간 카운터의 출력은 변환 결과에 대한 지연 소자 및/또는 넓은 간격 시간 카운터의 임의의 과도 효과를 방지하기 위해 체인 내의 펄스의 위치로부터 더 멀리 떨어진 변환에 기여하도록 선택된다.
일 실시예에서, 지연 소자는 전술한 바와 같이 교정을 사용하여 단일 지연 체인으로 구성된다. 다른 실시예에서, 변환기는 적어도 2개의 지연 소자 체인을 포함하는데, 가령, 변환기는 2개의 개방(비 폐쇄 루프) 지연 소자 체인을 포함하는 Vernier 지연 라인을 포함한다. 제 1 체인의 지연 소자의 지연 시간은 제 2 체인의 지연 소자의 지연 시간보다 길다. 제 1 펄스는 제 1 체인에 도입되고, 디지털 신호로 변환될 일정 시간 간격 후, 제 2 펄스가 제 2 체인에 도입된다. 지연 라인이 충분히 긴 경우, 제 1 펄스는 제 2 체인의 지연 소자의 더 짧은 지연 시간으로 인해 체 1 펄스를 따라 잡는다(catches-up). 제 2 펄스가 제 1 펄스를 따라 잡는 위치는 제 1 펄스와 제 2 펄스 사이의 기간 간격 동안 디지털 형태의 측정치이다.
일 실시예에서, 변환될 시간 간격과 제 2 펄스가 제 1 펄스를 따라 잡는 위치 사이의 관계가 수립된다. 개별 지연 소자의 지연 시간의 변동으로 인해, 제 1 체인의 특정 지연 소자가 제 2 체인의 대응 지연 소자보다 짧은 지연 시간을 갖는 것이 - 일반적인 규칙에 반하여 - 가능하다. 이는 시간 간격과 따라 잡는 위치 사이의 관계의 비 단일성을 초래한다. 일 실시예에서, 최초 시간 및/또는 최종 시간 동안 제 2 체인의 펄스가 제 1 체인의 펄스를 따라 잡는 특정 지연 소자가 검출되고 전술한 관계가 대응하게 수립된다. 이는 한정된 단일성의 관계를 얻는다. 일 실시예에서, 전술한 교정은 시간-대-디지털 변환의 우수한 정확도 및 선형성을 얻는 단일성 Vernier 지연 라인에 적용될 수 있다.
또한, 본 발명은 시간-대-디지털 변환이 대한 대응 방법에 관한 것이다. 일 실시예에서 전술한 교정 트리거 신호에 응답하여 지연 소자 체인의 상태로부터 히스토그램이 생성된다. 히스토그램은 균등 분포된 교정 트리거 신호에 응답하여 각 지연 소자에서 개별적으로 펄스의 발생 주파수를 나타낸다. 히스토그램은 전환될 수 있는데, 즉, 각 개별 지연 소자에 대한 정확한 지연 시간이 히스토그램으로부터 유도된다. 일 실시예에서, 이들 "측정된" 개별 지연 시간은 가령, 룩업 테이블에 저장될 수 있고, 전술한 시간을 전술한 디지털 신호로 변환할 때 고려된다.
본 발명의 실시예는 하나 이상의 적합한 소프트웨어 프로그램에 의해 부분적으로 또는 전체적으로 실시되거나 지원될 수 있으며, 이는 임의의 종류의 데이터 캐리어에 저장되거나 이에 의해 제공될 수 있으며, 이는 임의의 적합한 데이터 프로세싱 유닛에서 실행될 수 있다. 소프트웨어 프로그램 또는 루틴은, 바람직하게는 교정 단계 및/또는 변환 단계 동안에, 특히 펄스 위치를 디지털 시간 값에 관련시키는 단계, 어느 넓은 간격 카운터를 선택할지 결정하기 위해 교정 테이블에 따라 관련되는 디지털 시간 값의 수정 동안 및/또는 넓은 간격 및 좁은 간격 시간 카운터 유닛의 출력의 결합 동안에 적용될 수 있다.
본 발명의 실시예의 다른 목적 및 부수적인 장점들은 첨부된 도면과 함께 이하 실시예의 상세한 설명을 참조하여 쉽게 인식되고 더욱 잘 이해될 것이다. 실질적 또는 기능적으로 동일 또는 유사한 요소들은 동일한 참조 기호에 의해 지칭될 것이다.
도 1은 링 오실레이터를 포함하는 시간-대-디지털 변환기를 도시하고 있다.
도 2는 시간-대-디지털 변환기에 대응하는 펄스 다이어그램을 도시하고 있다.
도 3은 본 발명의 실시예를 도시하고 있다.
도 4는 수정 테이블에 저장될 수정 값의 계산을 도시하고 있다.
도 5는 전체 링 지연의 교정을 도시하고 있다.
도 6은 시간-대-디지털 변환기의 다른 실시예를 도시하고 있다.
도 7은 도 6에 도시된 Vernier 지연 라인 유닛의 하나의 가능한 실시예를 도시하고 있다.
도 8은 도 6의 변환기의 실시예에 대한 타이밍 다이어그램을 도시하고 있다.
도 9는 도 6에 도시된 변환기의 수정 유닛에 대한 실시예를 도시하고 있다.
도 1은 링 오실레이터(24)를 포함하는 시간-대-디지털 변환기(10)를 도시하고 있다. 시간-대-디지털 변환은 넓은 간격(coarse) 시간 변환과 좁은 간격(fine) 시간 변환의 결합이다. 넓은 간격 시간은 안정적 기준 클록(16)에 접속되는 제 1 입력단(14) 및 D 플립-플롭(20)의 출력에 접속되는 제 2 입력단(18)을 갖는 넓은 간격 시간 변환기 유닛(12)에 의해 결정된다. 제 2 입력단(18)은 넓은 간격 카운터(12)의 COUNT ENABLE(CE)를 나타낸다. 카운트 값 C은 변환될 넓은 간격을 나타내는 출력단(22)에서의 출력이다.
펄스는 복수의 지연 소자(26) 및 홀수개의 인버터(28)를 포함하는 링 오실레이터(24)에서 계산된다. 각 지연 소자(26) 및 전술한 인버터(28)의 출력은 제 1 좁은 간격 시간 레지스터(30) 및 제 2 좁은 간격 시간 레지스터(32)에도 접속된다. 링 오실레이터의 상태는, 제 1 좁은 간격 시간 레지스터(30)의 입력단(36)과 D 플립-플롭(20)의 입력단에 접속되는 트리거 신호(34)의 상승 에지에 응답하여 제 1 좁은 간격 레지스터(30)에서 캡쳐된다. 제 1 펄스 위치 논리 유닛(38)은 트리거 신호(34)의 상승 에지의 시각에 링 오실레이터(24) 내의 펄스 위치를 결정한다.
클록(16)의 다음 상승 에지를 이용하여, 링 오실레이터(24)의 상태가 제 1 좁은 간격 시간 레지스터(32)에서 캡쳐된다. 제 2 펄스 위치 논리부(40)는 제 2 좁은 간격 시간 레지스터(32)와 접속되어 클록 신호(16)의 다음 상승 에지의 시각에 링 오실레이터(24) 내의 펄스 위치를 결정한다. 제 1 및 제 2 펄스 위치 논리 유닛(38,40)의 출력은 델타 시간 계산 유닛(42)과 접속되며, 그 출력(44)은 좁은 간격 시간을 나타낸다.
도 2는 도 1의 시간-대-디지털 변환기(10)에 대응하는 펄스 다이어그램을 도시하고 있다. 상위 라인은 트리거 신호(34)의 상승 에지를 도시하고 있다. 대응 하게, 제 1 레지스터(30)는 그 상태를 "상태 1"로 변경한다. 제 3 라인은 안정적인 기준 신호인 클록(16)을 도시하고 있다. 넓은 간격 시간 변환기 유닛(12)의 제 2 입력단(18)에서의 COUNT ENABLE(CE) 신호가 제 4 라인에 도시되어 있는데, 클록(16)으로부터 유도되여 D 플립-플롭(20)의 출력에 의해 제공된다. CE = 0이면, 넓은 간격 변환기 유닛(12)은 카운팅을 중지하고 최종 상태 C를 그 출력단(22)에 유지한다. 최종 라인은 제 2 레지스터(32)의 "상태 2"를 나타낸다.
실제로, 많은 개별 버퍼 지연 소자(26)의 불일치가 좁은 간격 시간 측정의 비선형성을 야기한다. 좁은 간격 및 넓은 간격 시간 변환의 결합은 특히 넓은 간격 카운트의 경계에서 비 단일성(non-monotonicity)을 야기할 수도 있는데, 이는 넓은 간격 변환 및 좁은 간격 변환이 상이한 주파수, 즉, 넓은 간격 시간 변환은 클록 주파수에 기초하고 좁은 간격 시간 변환은 링 오실레이터(24)의 주파수에 기초하기 때문이다. 또한, 좁은 간격 시간 변환 내에서 트리거 신호(34) 및 클록 신호(16)에 응답하여 링 오실레이터(24)의 상태를 캡쳐하기 위해 상이한 경로가 사용될 수 있다. 상이한 경로를 사용하여 상이한 불일치가 도입될 수 있다. 또한, 대형 펄스 위치 논리 유닛(38, 40)이 2배 필요하다.
다른 시간-대-디지털 변환은 좁은 간격 시간 측정을 위해 버퍼 지연 체인으로의 트리거 신호 도입을 포함한다. 펄스 위치는 다음 클록 에지를 사용하여 캡쳐된다. 또한, 클록은 넓은 시간 간격을 위한 측정치로서 카운트된다. 개별 버퍼 지연 소자의 불일치는 좁은 간격 시간 측정의 비선형성을 야기한다. 또한, 지연 체인의 불연속적 동작은 열적 변화 및 대응 지연 드리프트(drift)를 야기한다.
다른 시간-대-디지털 변환은 트리거에 의한 아날로그 램프(ramp)의 개시를 포함한다. 다음 클록 에지는 램프를 중지하고 도달된 램프 레벨이 좁은 간격 시간을 위한 측정치로서 사용된다. 또한, 클럭은 넓은 간격 시간을 위한 측정치로서도 카운트되는데, 여기서 트리거는 대응 넓은 간격 시간 카운터의 상태를 캡쳐한다. 아날로그 램프 신호의 선형성은 좁은 간격 시간 변환의 선형성을 제한한다.
도 3은 본 발명의 실시예를 도시하고 있다. 시간-대-디지털 변환기(110)는 인버터(128) 및 n개의 지연 소자(126.1, 126.2,...,126.x,...126.N)를 갖는 링 오실레이터(124)를 포함하는데, 지연 소자 각각은 개별 지연 시간 τ1, τ2,...τN를 갖는다. 중간 지연 소자(126.X)의 입력은 제 1 넓은 간격 시간 카운터(112.1)의 입력단에 접속되며, 최종 지연 소자(126.N)의 출력은 제 2 넓은 간격 시간 카운터(112.2)의 입력단에 접속된다. 지연 소자(126.1, 126.2,...,126.x,...126.N)의 출력은 대응 레지스터(130)의 입력단에 개별적으로 접속된다. 제 1 및 제 2 넓은 시간 카운터(112.1, 112.2)의 출력은 레지스터(130)의 대응 입력단에 접속된다.
레지스터(130)의 입력단(136)은 입력단(152)의 선택 신호에 따라서 변환기(110)의 변환 모드와 교정 모드 사이에서 선택 또는 전환하기 위한 제 1 스위치 또는 선택 유닛(150)의 출력단에 접속된다. 입력단(136)은 레지스터(130)의 클록 입력일 수 있다. 교정 모드에서 링 오실레이터(124)에서 전송되는 펄스에 비해 통계적으로 동일하게 분포되는 변수 위치를 갖는 트리거 신호(154)는 레지스터(130)의 입력단(136)으로 전환된다. 트리거 신호(154)는 트리거 소스 클록(158)에 기초 하여 트리거 신호 소스(156)에 의해 제공된다. 변환 모드에서, 변환될 시간을 정의하는 에지를 포함하는 시간 신호(160)는 레지스터(130)의 입력단(136)으로 전환된다.
넓은 간격 시간은 링 오실레이터 주기 사이클 또는 주기를 카운트하여 측정된다. 도 1의 변환기(10)와는 반대로, 넓은 간격 시간 측정을 위한 기준 클록은 카운트되지 않는다. 시간 신호(160)는 상승 및/또는 하강 에지는 레지스터(130)를 트리거하여 링 오실레이터(124)의 전체 상태와 제 1 및 제 2 넓은 간격 시간 카운터(112.1, 112.2)의 상태를 캡쳐한다. 링 오실레이터(124) 내의 캡쳐된 펄스 위치는 시간 신호(160)의 대응 에지의 위치의 좁은 간격 시간 측정을 위한 측정치이다.
레지스터(130)는 펄스 위치 논리부(138)로 지연 소자(126.1, 126.2, 126.N)의 상태에 대응하는 출력 신호를 제공한다. 또한, 레지스터(130)는 제 2 스위치(162)로 제 1 및 제 2 넓은 간격 시간 카운터(112.1, 112.2)의 상태에 대응하는 출력 신호를 제공하는데, 이는 펄스 위치 논리 유닛(138)에 의해 제어된다. 펄스 위치 논리 유닛(138)이 펄스가 링 오실레이터의 종단에 근접, 가령 최종 지연 소자(126.N)의 부근 또는 위치에 존재한다고 검출하면, 제 1 넓은 간격 카운터(112.1)의 캡쳐된 상태는 넓은 간격 시간 측정을 위해 사용되고, 그렇지 않은 경우 제 2 넓은 카운터(112.2)의 캡쳐된 상태가 넓은 시간 측정을 위해 사용된다. 이는 넓은 간격 카운터 상태를 전이하는 불일치 방지한다. 좁은 간격 시간은 링 오실레이터(124)의 캡쳐된 상태를 사용하여 측정되며 좁은 간격 및 넓은 간격 시간 측정은 결합된다. 좁은 간격 및 넓은 간격 시간 측정을 위해 링 오실레이터를 사 용함으로써 클록을 카운트할 필요를 극복하고 단일성을 보장한다. 펄스 위치 논리 유닛(138) 및 이어지는 논리부는 하드웨어 또는 소프트웨어 또는 하드웨어와 소프트웨어의 조합으로 실현될 수 있다.
또한, 도 3의 실시예서 링 오실레이터(124)의 교정을 위한 방법 및 구조를 포함한다. 기본 사상은 링 오실레이터(124)의 상태, 가령, 링 오실레이터(124)의 모든 지연 소자(126.1, 126.2, 126.N)의 상태를 무작위로 캡쳐하는 것이다. 발생하는 펄스 위치는 지연 소자(126.1, 126.2, 126.N)의 개별 지연에 의존하는데, 가령, 펄스 위치의 분포의 히스토그램의 패턴에 기초하여 각 지연 소자(126.1, 126.2, 126.N)의 개별 지연을 결정할 수 있기 때문이다.
교정 모드에서 제 1 스위치 유닛(152)은 레지스터(130)의 입력단(136)으로 트리거 신호(154)를 전환한다. 펄스 위치는 많은 수, 가령, M개의 트리거 신호(154)의 각각에 대해 결정된다. 히스토그램이 생성되고 각 펄스 위치에 대한 수정 값이 계산되어 좁은 간격 시간 수정 테이블(164)에 저장된다.
변환 모드에서, 변환될 시간을 정의하는 에지를 포함하는 시간 신호(160)는 레지스터(130)의 입력단(136)으로 전환된다. 링 오실레이터(124) 내의 펄스 위치는 캡쳐되어 펄스 위치 논리 유닛(138)으로 전송되는데, 이는 정확한 좁은 간격 시간 측정을 얻는 좁은 간격 시간 수정을 위한 좁은 시간 수정 테이블(164)을 참조(look-up)한다. 좁은 간격 시간 값 F 및 넓은 간격 시간 값 C는 결합 유닛(166)에 의해 결합되는데, 그 출력단에는 디지털 신호(168)로서 변환된 시간이 제공된다. 이 방법은 비 침해적 교정(non-invasive calibration)을 허용하는데, 즉, 링 오실레이터(124)는 교정을 방해하지도 않고 다른 어떠한 것도 변환기(110)의 구조에서 변경되지 않는다. 교정, 특히 시간 기준을 위해 관련 하드웨어 오버헤드는 필요치 않다. 트리거 신호(154)는 무작위 또는 결정적 또는 심지어 주기적, 가령, 안정된 클록일 수 있다.
도 4는 수정 테이블(164)에 저장될 수정 값의 계산을 도시하고 있는데, 여기서 N은 링 오실레이터(124)의 스테이지의 개수이며, M은 교정 동안의 트리거 신호(154)의 개수이고, M>>N이며, pm은 M개의 트리거 각각에 대한 펄스 위치이고, hn은 히스토그램을 나타내는데, 가령, 펄스 위치 pm의 발생은 n과 동일하고, Fk는 수정 테이블(164)의 콘텐츠를 나타내는데, 가령, 펄스 위치 k에 대한 수정된 좁은 간격 시간 값, 1과 동일한 링 지연을 완성하도록 정규화된다.
도 5는 전체 링 지연의 교정을 도시하고 있다. 제 1 스위치 유닛(152)는 레지스터(130)에 대한 입력으로서 트리거 신호(154)를 선택한다. 2개의 트리거 이벤트가 시각 T1 및 T2에서 생성되는데, 안정된 알려진 클록(158)의 정확히 L개의 주기에 의해 구분된다. 제 1 및 제 2 넓은 간격 시간 변환기 유닛(112.1, 112.2)의 값 C1 및 C2는 펄스 위치 p1 및 p2외에도 기록된다. 변형례로서, 교정의 최초 및 최종 트리거가 사용될 수 있다. 좁은 간격 지연 교정은 무시될 수 있으며, 충분히 큰 L을 사용하여 F(p)=p/N이다. 좁은 간격 시간 측정은 무시된 수 있으며, 충분히 큰 L을 사용하여 t=tR×C이다.
변환은 링 사이클 경계에서 단일성이며 링 오실레이터(124)의 상태를 캡쳐하기 위한 단 하나의 경로가 교정을 간단하게 한다. 자유-실행(free-running) 링 오실레이터(124)로 인해 주파수 드리프트가 감소될 수 있다. 링 오실레이터(124)의 잔여 주파수 드리프트가 쉽게 수정될 수 있다. 링 오실레이터(124)의 동작은 교정 모드와 변환 모드 사이에서 변경되지 않으므로 교정이 정확하다.
전술한 실시예는 넓은 간격 지연과 좁은 간격 지연 사이의 완벽한 경계를 제공하며, 가령, 링 오실레이터 또는 단일 지연 체인에 의해 주어지는 단일성은 매우 선형인 변환을 얻는 히스토그램 교정을 가능하게 한다. 일 실시예에서, 링 오실레이터가 자유 실행이면, 그 주파수는 고정되지 않으므로 절대 시간이 직접적으로 측정될 수 없다. 다른 실시예에서, 지연 소자의 적어도 하나의 개방(비 폐쇄 루프) 체인이 좁은 간격 시간 변환을 위해 사용된다.
도 6은 시간-대-디지털 변환기(210)의 다른 실시예를 도시하고 있다. 제어 유닛(270)은 알람 ARM 신호(272)에 응답하여 변환을 시작한다. 제어 유닛(270)은 예를 들어 2GHz의 주파수로 동작되는 넓은 간격 카운터(212)로 기준 또는 레지스터 RCLK 클록(274)을 출력한다. 넓은 간격 레지스터(278)으로 제어 유닛(270)에 의해 출력되는 레지스터 로드 RL 신호(276)로 인해, 넓은 간격 카운터(212)의 상태는 넓은 간격 레지스터(278)에 의해 캡쳐된다. 기준 RCLK 클록(274)은 제어 유닛(270)에 제공되는 클록 CLK 신호(216)에 대응한다. 변환될 시간 신호를 나타내는 트리거 TRG 신호(260)의 상승 에지까지 넓은 간격 카운터(212)는 기준 클록 RCLK 신호(274)의 모든 상승 에지에서 하나씩 카운트한다.
제어 유닛(270)은 Vernier 지연 유닛(282)의 지연 소자의 제 2 체인에 지연 라인 DCLK 클록(280)의 각 펄스를 도입하는 지연 라인 DCLK 클록(280)으로서 클록 CLK 신호(216)를 전송한다. 제 2 체인의 지연 소자는 일반적으로 Vernier 라인 유닛(282)의 제 1 체인의 지연 소자보다 큰 지연 시간을 갖는데, 가령, T1>τ1이다. (도 7 참조). 펄스 DD 신호(281)는 제어 유닛(270)에 의해 전송되는 트리거 신호(260)에 응답하여 측정 에지를 포함하는 제 1 체인에 도입된다. 전술한 측정 에지에 이어서 DD 신호(281)는 적어도 하나의 추가 에지, 바람직하게는 2개의 추가 에지를 포함하며, 정의된 길이의 교정 펄스를 정의한다. 일 실시예에서, 교정 펄스는 측정 에지 및 교정 펄스를 위한 동일한 열적 조건 및 기타 조건을 갖기 위해 최대한 신속하게 전술한 측정 에지에 이어진다. 일 실시예에서, 측정 에지와 교정 펄스 사이의 시간은 하나와 두 개의 클록 사이이다. 일 실시예에서, Vernier 지연 라인 유닛(282)은 1ps의 차이를 갖는 지연 소자의 대략 700개의 스테이지 또는 그룹을 포함한다.
제 1 및 제 2 지연 라인의 지연 소자의 각 스테이지 또는 그룹에 대해, Vernier 지연 라인 유닛(282)은 2개의 D 플립-플롭, 가령, 제 1 및 제 2 D 플립-플롭을 포함하는 시프트 레지스터를 포함한다. Vernier 지연 라인 유닛(282)의 모든 스테이지의 제 1 D 플립-플롭의 모든 출력은 Vernier 지연 라인 유닛(282)의 제 2 B 출력(286)을 나타낸다. 대응하게, 모든 제 2 D 플립-플롭의 모든 출력은 Vernier 지연 라인 유닛(282)의 제 1 A 출력(284)을 형성한다.
제 1 출력단(284)은 펄스 위치 유닛(288)에 접속되고, 제 2 출력단(286)은 주기 스테이지 유닛(290)에 접속된다. 펄스 위치 유닛(288) 및 주기적 스테이지 유닛(290)의 출력은 수정 유닛(292)에 접속되는데, 교정 펄스에 응답하여 예상되는 지연 소자의 체인의 제 1 상태와 좁은 간격 시간을 결정할 때 전술한 교정 펄스에 응답하여 지연 소자의 전술한 체인의 실제 상태 사이의 임의의 편차를 고려한다. 좁은 간격 시간 TF 측정치를 나타내는 수정 유닛(292)의 출력(294) 및 넓은 간격 시간 TC를 나타내는 넓은 간격 레지스터(278)의 출력(296)은 결합 유닛(266)에 접속된다. 결합 유닛(266)의 출력(268)은 디지털 신호로서 변환될 시간 T를 제공한다.
다른 실시예로서 또는 Vernier 지연 라인 유닛(282)을 사용하는 실시예에 대해 전술한 절대 시간 또는 주기적 교정에 추가하여, 링 오실레이터(123)를 사용하는 실시예에 대해 전술한 바와 유사하거나 동일하게 히스토그램 교정이 적용될 수 있다(도 3 참조). 교정 트리거 유닛(267)은 제어 유닛(270)에 트리거 TC 신호(269)를 제공하여 시간적으로 펄스 위치가 동일한 확률을 갖게 된다.
도 7은 도 6에 도시된 Vernier 지연 라인 유닛(282)의 하나의 가능한 실시예를 도시하고 있다. 제 1 지연 라인은 보다 작은 지연 시간 τ1, τ2,...τN-1을 갖는 N-1개의 지연 소자(226.1, 226.2,...226.N-1)를 포함하며, 제 2 지연 라인은 지연 시간 T1, T2,...TN -1을 갖는 N개의 지연 소자(227.0, 227.1, 227.2,...227.N-1)를 포함한다. 지연 라인 클록 DCLK 신호(280)는 제 2 지연 라인의 선두 지연 소 자(227.0)에 접속되는데 이는 - 도시된 실시예에서만 - 제 1 지연 라인에 대응하는 부분을 갖지 않는다. 제 2 지연 라인의 각 후속 지연 소자(227.1, 227.2,...227.N-1)은 제 1 지연 라인의 대응 부분을 가지므로 지연 소자(226.1, 227.1 - 226.2, 227.2 - ... - 226.N-1, 227.N-1)의 N-1개의 그룹을 형성한다. 지연 소자의 각 그룹에 대해 제 1 D 플립-플롭(271) 및 제 2 D 플립-플롭(273)을 포함하는 시프트 레지스터가 관련된다. Vernier 지연 라인 유닛(282)의 모든 그룹 또는 스테이지가 동일하므로, 이하에서는 지연 소자(226.1, 227.1)에 의해 형성되는 제 1 그룹 또는 스테이지만을 설명한다.
제 1 지연 라인에 대한 펄스 DD 신호(281)는 제 1 지연 소자(226.1) 및 제 1 D 플립-플롭(271)의 D 입력에 접속된다. 지연 라인 DCLK 클록(280)은 선두 지연 소자(227.0)에 접속되는데, 그 출력은 제 2 지연 라인의 제 1 지연 소자(227.1) 및 제 1 및 제 2 D 플립-플롭(271,273)의 클록 입력에 접속된다. 제 1 D 플립-플롭(271)의 출력은 Vernier 지연 라인 유닛(282)의 제 2 출력단(286)의 제 1 비트 B[0]로서 제공되며 제 2 D 플립-플롭(273)의 D 입력에 접속된다. 제 2 D 플립-플롭(273)의 출력은 Vernier 지연 라인 유닛(282)의 제 1 출력(284)의 제 1 비트 A[0]로서 제공된다. 일 실시예에서, 지연 소자(226.1, 227.1) 쌍과 시프트 레지스터(271,273)의 그룹의 개수는 700이며, 제 1 출력(284)의 700 비트 A[0],...,A[699]이고 제 2 출력(286)의 700 비트 B[0],...,B[699]이다.
도 8은 도 6의 변환기(210)의 실시예에 대한 타이밍 다이어그램을 도시하고 있다. 상부 라인에는 안정된 기준 클록일 수 있는 클록 CLK 신호(216)가 도시되어 있다. 알람 ARM 신호(272)는 변환을 허용한다. 지연 라인 DCLK 클록(280)은 간단히 클록 신호(216)에 대응할 수 있다. 넓은 간격 카운터(212)는 트리거 TRG 신호(260)의 상승 에지가 발생할 때까지 기준 RCLK 클록(274)의 모든 상승 에지를 카운트한다. 카운트된 숫자, 가령, "2"는 넓은 간격 카운터(212)로부터 레지스터(278)로 RD 신호로서 로딩되고 넓은 시간 신호(296)로서 결합 유닛(266)에 제공될 수 있다.
일 실시예에서, 디지털 신호로 변환될 시간은 트리거 TRG 신호(260)의 상승 에지와 지연 라인 클록 DCLK 신호(280)의 이전 상승 에지 사이의 시간 차이(t1)이다. 또한, 변환될 시간은 t1에 의해 정의되거나 또는 t1을 포함하는 시간 간격일 수 있다. 대응 정보는 우선 Vernier 지연 라인 유닛(282)의 제 2 B 출력(286)에서 이용 가능하다. 트리거 TRG 신호(260)의 상승 에지는 펄스 DD 신호(281)에 의해 채택된다. Vernier 지연 라인 유닛(282)의 제 1 지연 라인으로 도입되는 펄스 DD 신호(281)의 상승 에지에 이어서, 사전 결정된 시간 후, 알려진 위치 및/또는 알려진 시간적 구간 t2-t3의 교정 펄스가 전술한 지연 소자 체인에 도입된다. 지연 소자의 체인의 특정 상태는 전술한 교정 펄스에 응답하여 예상된다. 전술한 교정 펄스에 응답하여 전술한 지연 소자의 체인의 실제 상태는 지연 클록(280)의 펄스로 인해 캡쳐되고 Vernier 지연 라인 유닛(282)의 제 2 B 출력(286)에 제공되며 동시에 변환될 시간(t1)에 대응하는 제 2 B 출력(286)의 이전 값은 Vernier 지연 라인 유닛(282)의 제 1 A 출력(284)으로 시프트된다.
제 1 및 제 2 지연 체인의 지연 소자의 개별 지연 시간(τ1,τ2,...) 및 (T1, T2,...)의 변동, 즉, 개인 지연 소자에 다른 실제 지연 시간과 정상 지연 시간의 편차로 인해, 제 1 및 제 2 지연 라인의 지연들 사이의 차이는 부호 변경할 수 있으므로 축적된 지연은 비 단일성일 수 있다. 히스토그램 교정은 단일성을 요구하므로, Vernier 지연 라인 유닛(282)의 출력은 단일성을 보장하도록 프로세싱되어야 한다.
펄스 위치 유닛(288)은 규칙을 적용함으로써 단일성을 제공하는데, 가령, Vernier 지연 라인 유닛(282)의 제 1 A 출력(284)의 최초 "1" 또는 최종 "0"의 위치를 표시한다. 예를 들어, Vernier 지연 라인 유닛(282)은 제 1 A 출력(284)에 대한 700 비트를 제공하는데, 즉, 서모미터로서 코딩된 "000...01011111"을 제공한다. 펄스 위치 유닛(288)에서 구현되는 이 규칙은, 예를 들어, 최종 "0"의 위치를 표시한다. 전술한 예에서, 최종 "0"은 후방으로부터 카운터되는 6번째 위치에 존재한다. 제 1 A 출력(284)의 700<210비트에 대해, 펄스 위치 유닛(288)의 출력에서의 숫자 N1은 10비트 폭이다. 따라서, 최종 "0"의 6번째 위치는 펄스 위치 유닛(288)의 출력에서의 이진수 코드로 "0000000110"으로서 표시된다. 이러한 규칙을 적용하여 펄스 위치 유닛(288)의 출력 N1을 단일성으로 만든다.
도 9는 도 6에 도시된 변환기(210)의 수정 유닛(292)에 대한 실시예를 도시하고 있다. 주기적 스테이지 유닛(290)은 교정 펄스의 실제 측정치를 나타내는 신호(N32)를 제공하는데, 가령, 시간 t3-t2 동안의 측정치이며, Vernier 지연 라인 유 닛(282)의 제 2 B 출력(286)으로부터 유도된다. 스위치 및/또는 차이 형성 유닛(281)은 신호(N32) 또는 신호(N32)와 교정 신호(Ncal)의 사치를 주기적 수정 테이블(283)에 전송한다. 일 실시예에서, 스위치 및/또는 차이 형성 유닛(281)은, 전술한 교정 펄스에 응답하여 예상되는 지연 소자의 전술한 체인의 제 1 상태와 전술한 교정 펄스에 응답하여 지연 소자의 전술한 체인의 실제 상태의 편차 또는 차이를 계산한다. 그 결과는 4비트 워드로서 주기적 수정 테이블(283)에 전송될 수 있다.
일 실시예에서, 주기적 수정 테이블(283)은 교정 펄스에 응답하여 예상되는 상태 및 싱제 상태의 편차 또는 차이에 의존하여 수정 값을 할당한다. 수정 값은 교정 펄스의 예상되는 길이 및/또는 실제 길이에 의존할 수 있다. 수정 값은 6비트 워드로서 가중(weighing) 유닛(285)으로 전송될 수 있다.
예를 들어, 10비트 워드인 펄스 위치 유닛(288)의 출력(N1)은 스테이지 수정 테이블(287)에 접속되며, 펄스 위치 유닛(288)의 출력(N1)에 의존하여 예를 들어 10비트 워드인 대략적인 수정 값을 결정한다. 대략적인 수정 값은 제 1 수정 값을 나타내며, 가중 유닛(285)에 접속되고 가산기 유닛(289)에 접속된다. 가중 유닛(285)은, 가령, 주기적 수정 테이블(283)에 의해 할당되는 수정 값을 갖는 제 1 수정 값의 곱셈의 결과로서 제 2 수정 값을 계산하고, 예를 들어, 주기적 수정 테이블(283)에 의해 할당되는 수정 값에 의존하여 제 1 수정 값을 가중함으로써, 가산기 유닛(289)에 제 2 수정 값을 출력한다. 가산기 유닛(289)의 출력에서, 수정된 좁은 간격 시간 TF은 결합 유닛(266)을 위해 제공된다. 일 실시예에서, 룩업 테이블은 주기적 수정 테이블(283) 및/또는 스테이지 수정 테이블(287)에 저장된다. 주기적 수정 테이블(283)은 전술한 바와 같이 길이 t3-t2의 교정 펄스를 사용하여 절대 주기적 교정으로부터 얻어지는 수정을 나타낼 수 있다. 스테이지 수정 테이블(287)은 히스토그램 교정으로부터 얻어지는 수정을 나타낼 수 있다. 따라서, 스테이지 수정 테이블(287)의 콘텐츠는 도 4에 설명된 바와 같이 대응하게 계산될 수 있다. Vernier 지연 라인 유닛(282)의 상태를 무작위로 캡쳐하기 위해, 적합한 교정 트리거 신호원(267)이 사용되는데, 가령, 링 오실레이터는 펄스 위치로 넓은 간격 주파수에 통계적으로 상관되지 않는다. 다른 클록 소스가 사용될 수도 있다. 일 실시예에서, 높은 정확성 낮은-지터(low-jitter) 클록은 필요치 않으며, 대신 임의의 지터가 무작위성을 향상시키므로 클록은 지터를 포함할 수 있다. 펄스 위치 발생은 스테이지 지연에 비례한다는 사실로 인해, M개의 트리거 신호 각각에 대한 펄스 위치 pm이 결정되고, 히스토그램이 생성되며, 좁은 간격 수정 테이블이 계산된다. 변환 동안, 펄스 위치 p가 결정되고 수정 값은 룩업 테이블로부터 선택된다. 이는 비-침해성 교정을 제공하며, 정상 동작을 방해하지 않고, 단지 소수의 하드웨어 또는 추가 하드웨어가 요구되지 않고, 시간 기준이 없으며 단지 안정된 주파수만이 요구된다.

Claims (13)

  1. 시간-대-디지털 변환기(110)로서,
    적어도 하나의 지연 소자(126.1,...,126.N) 체인 - 상기 지연 소자(126.1,...,126.N) 체인의 상태는 변환될 시간 간격에 관한 디지털 신호를 나타냄 - 과,
    상기 지연 소자(126.1,...,126.N) 체인에서 전송되는 펄스에 대해 통계적으로 동일하게 분포되는 변수 위치를 갖는 트리거 신호(154)를 제공하는 수단(156)과,
    상기 교정 트리거 신호(154)에 응답하여 상기 지연 소자(126.1,...,126.N) 체인의 상기 상태를 캡쳐하는 수단(130) - 상기 상태는 상기 지연 소자(126.1,...,126.N)의 지연 시간에 의존함 - 과,
    상기 교정 트리거 신호(154)에 응답하여 펄스 위치의 발생에 기초하여 상기 지연 소자(126.1,...,126.N) 체인의 전체 지연에 대해 상기 지연 소자(126.1,...,126.N)의 적어도 일부의 실제 기여도를 결정하는 수단과,
    상기 시간 간격을 상기 디지털 신호(168)로 변환할 때 상기 지연 소자(126.1,...,126.N)의 적어도 일부의 상기 실제 기여도를 고려하는 수단(164)을 포함하는
    시간-대-디지털 변환기.
  2. 제 1 항에 있어서,
    상기 지연 소자(126.1,...,126.N)의 상기 상태는 레지스터(130)로 캡쳐되며,
    상기 레지스터(130)는 상기 지연 소자(126.1,...,126.N)의 체인의 제 2 개수의 지연 소자(126.1,...,126.N)에 대응하는 제 1 개수의 입력단을 갖는
    시간-대-디지털 변환기.
  3. 제 2 항에 있어서,
    각 지연 소자(126.1,...,126.N)는 상기 레지스터(130)의 대응 입력단에 접속되는
    시간-대-디지털 변환기.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 시간-대-디지털 변환기(110)는 넓은 간격(coarse) 시간 변환기 유닛(112.1, 112.2) 및 좁은 간격(fine) 시간 변환기 유닛을 포함하며,
    상기 지연 소자(126.1,...,126.N)의 적어도 일부의 상기 실제 기여도는 상기 좁은 간격 시간 변환기 유닛 내에서 사용되는
    시간-대-디지털 변환기.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 지연 소자(126.1,...,126.N) 체인은 링 오실레이터(124)로서 배열되는
    시간-대-디지털 변환기.
  6. 제 5 항에 있어서,
    넓은 간격 시간 변환기 유닛(112.2, 112.2)은 상기 링 오실레이터(124)의 상이한 지연 소자(126.1,...,126.N)에 접속되는 적어도 2개의 넓은 간격 시간 카운터(112.1,112.2)를 포함하는
    시간-대-디지털 변환기.
  7. 제 6 항에 있어서,
    펄스 위치 유닛(138)은 상기 적어도 2개의 넓은 간격 시간 카운터(112.1, 112.2) 중 어느 것이 넓은 간격 시간 측정을 위해 선택되는지를 결정하고,
    상기 링 오실레이터(124)의 상기 지연 소자(126.1,...,126.N) 체인 내의 펄스 위치에 의존하여 상기 선택이 이루어지는
    시간-대-디지털 변환기.
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 시간-대-디지털 변환기는 적어도 2개의 지연 소자 체인을 포함하고,
    제 1 체인의 지연 소자는 일반적으로 제 2 체인의 지연 소자와 비교하여 더 긴 지연 시간을 가지며,
    상기 제 1 및 제 2 체인의 상태는, 상기 제 2 체인에서 전송되는 한 펄스가 상기 제 1 체인에서 전송되는 한 펄스를 따라잡는 상기 제 1 또는 제 2 지연 체인 내의 특정 지연 소자의 위치를 발견하도록 캡쳐되고 평가되는
    시간-대-디지털 변환기.
  9. 제 8 항에 있어서,
    변환될 상기 시간 간격과 상기 디지털 신호 사이의 관계는, 상기 제 2 체인에서 전송되는 한 펄스가 상기 제 1 체인에서 전송되는 한 펄스를 최초 시간 및/또는 최종 시간동안 따라잡는 상기 제 1 또는 제 2 지연 체인 내의 지연 소자를 검출함으로써 단일적(monotonous)으로 구성되는
    시간-대-디지털 변환기.
  10. 적어도 하나의 지연 소자(126.1,...,126.N) 체인을 포함하는 시간-대-디지털 변환기(110)를 사용하는 시간-대-디지털 변환 방법으로서,
    상기 지연 소자(126.1,...,126.N) 체인의 상태는 변환될 시간 간격에 관한 디지털 신호를 나타내며,
    상기 방법은,
    상기 지연 소자(126.1,...,126.N) 체인에서 전송되는 펄스에 대해 통계적으로 동일하게 분포되는 변수 위치를 갖는 트리거 신호(154)를 제공하는 단계와,
    상기 교정 트리거 신호에 응답하여 상기 지연 소자(126.1,...,126.N) 체인 의 상기 상태를 캡쳐하는 단계 - 상기 상태는 상기 지연 소자(126.1,...,126.N)의 지연 시간에 의존함 - 과,
    상기 교정 트리거 신호(154)에 응답하여 펄스 위치의 발생에 기초하여 상기 지연 소자(126.1,...,126.N) 체인의 전체 지연에 대해 상기 지연 소자(126.1,...,126.N)의 적어도 일부의 실제 기여도를 결정하는 단계와,
    상기 시간 간격을 상기 디지털 신호(168)로 변환할 때 상기 지연 소자(126.1,...,126.N)의 적어도 일부의 상기 실제 기여도를 고려하는 단계를 포함하는
    시간-대-디지털 변환 방법.
  11. 제 10 항에 있어서,
    상기 교정 트리거 신호(154)에 응답하여 상기 지연 소자(126.1,...,126.N) 체인의 상기 캡쳐된 상태를 나타내는 히스토그램을 생성하는 단계와,
    상기 히스토그램으로부터 상기 지연 소자(126.1,...,126.N)의 적어도 일부의 상기 실제 기여도를 유도하는 단계를 더 포함하는
    시간-대-디지털 변환 방법.
  12. 제 10 항 또는 제 11 항에 있어서,
    룩업 테이블(164)에서 상기 지연 소자(126.1,...,126.N)의 적어도 일부의 상기 실제 기여도를 저장하는 단계를 더 포함하는
    시간-대-디지털 변환 방법.
  13. 바람직하게는 데이터 캐리어 상에 저장되는 소프트웨어 프로그램 또는 제품으로서,
    컴퓨터와 같은 데이터 프로세싱 시스템에서 실행되면, 제 10 항 내지 제 12 항 중 어느 한 항에 기재된 방법을 제어하거나 실행하는
    소프트웨어 프로그램 또는 제품.
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