JP3170961B2 - パルス位相差符号化回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、リング状に連結した複
数個の反転回路上にパルスエッジを周回させるパルス周
回回路を用いて２つのパルス信号の位相差を２進デジタ
ル信号に符号化するパルス位相差符号化回路に関する。

【０００２】

【従来の技術】従来より、２つのパルス間の位相差を検
出し、その検出した位相差を２進デジタル信号に符号化
するパルス位相差符号化回路としては、例えば、特開平
３−２２０８１４号公報に開示されているように、入力
信号を反転して出力する反転回路を奇数個リング状に連
結し、そのリング上でパルスエッジを周回させる奇数段
リングオシレータ（パルス周回回路）を利用したものが
知られている。

【０００３】そして、このパルス位相差符号化回路は、
一方のパルス信号ＰＡが入力されたときに上述のリング
オシレータ上にパルスエッジを周回させ、他方のパルス
信号ＰＢが入力されたときに、パルス信号ＰＡにより起
動されたパルスエッジがリングオシレータ上を何周周回
したか、及びリングオシレータ上の何れの反転回路にま
で到達したかを検出することにより、２つのパルス信号
ＰＡ，ＰＢ間の位相差を検出するようにされている。

【０００４】

【発明が解決しようとする課題】ところが、上記従来の
奇数段リングオシレータを利用するパルス位相差符号化
回路においては、リングオシレータのリングを構成する
反転回路の数が奇数個であり、２のｎ乗個ではない。そ
のため、パルス信号ＰＡが入力されてからパルス信号Ｐ
Ｂが入力されるまでの間の、リングオシレータ上でのパ
ルスエッジの周回回数と、パルスエッジが到達した反転
回路のリングオシレータ上での位置とをそれぞれそのま
まパルス位相差を表す２進符号の上位ビット及び下位ビ
ットに対応させて単に２進符号化するとコード欠けが生
じる。従って、正確な上位ビットを得るためには、検出
したパルスエッジの周回回数を減算器等を用いて演算し
なければならなかった。

【０００５】これは、２ⁿ 個という偶数個の反転回路で
リングオシレータを構成すると、各反転回路の入・出力
信号が互いに異なるレベルとなって回路全体が安定して
しまい、パルスエッジを周回させることができず、結
局、奇数個の反転回路でリングオシレータを構成するし
かなかったためである。

【０００６】従って、上記従来のパルス位相差符号化回
路においては、上述のような減算器等の追加により回路
規模が大きくなってしまったり、また、検出したパルス
位相差を出力するまでに時間がかかることから連続して
パルス位相差を検出して符号化する場合には、符号化す
る処理速度に限界が生ずるという問題があった。

【０００７】本発明は、こうした問題に鑑みなされたも
ので、奇数個の反転回路をリング状に連結したパルス周
回回路を用いながら、そのパルス周回回路の周回数に基
づくカウント数及びパルス周回回路後段に設けられた遅
延パルス発生回路における反転回路数を、それぞれその
ままパルス位相差を表す２進デジタル信号の上位ビット
及び下位ビットに対応可能として、２進符号化までの応
答性の向上を図ることことを目的とする。

【０００８】

【課題を解決するための手段】上記目的を達成するため
になされた本発明のパルス位相差符号化回路は、入力信
号を反転して出力する反転回路を奇数個リング状に連結
してなり、該反転回路の一つが外部からの第１の入力パ
ルスによりその反転動作を制御可能な起動用反転回路と
して構成され、該起動用反転回路への上記第１の入力パ
ルスの入力に伴ってパルスを周回させるパルス周回回路
と、該パルス周回回路から出力される周期パルスを入力
とし、入力信号を反転して出力する反転回路が２ⁿ 個
（ｎは２以上の整数）順次連結された遅延回路として構
成され、該各反転回路の出力信号を外部に取り出すため
の出力端子を有し、該出力端子より上記周期パルスが通
過した各反転回路による各遅延時間だけ順次遅れた遅延
パルスを発生する遅延パルス発生回路とを有し、上記パ
ルス周回回路から出力される周期パルスの周期が、上記
遅延パルス発生回路内の反転回路１段の遅延時間の２ⁿ
倍となるように、上記パルス周回回路内の各反転回路の
遅延時間が設定されると共に、上記起動用反転回路の反
転動作開始により発生したパルスが上記パルス周回回路
内を周回した回数をカウントすると共に、該カウント数
を表わす２進デジタル信号を出力するカウント手段と、
上記遅延パルス発生回路の各出力端子より上記遅延パル
スを取り込むための入力ライン及び上記各遅延パルスに
対応する出力ラインを有しており、上記第１の入力パル
スに対して任意の位相差を持つ第２の入力パルスの入力
タイミングに対し、特定の時間的関係にある上記遅延パ
ルスの一つを選択し、この選択された遅延パルスに対応
する上記出力ラインの電圧をその選択された遅延パルス
に応じて変更するパルスセレクタと、該パルスセレクタ
の上記出力ラインからの出力を取り込み、上記パルスセ
レクタにより選択された遅延パルスに対応する２進デジ
タル信号を出力するエンコーダと、を備え、上記カウン
ト手段からの２進デジタル信号を上位ビットとし、かつ
上記エンコーダからの２進デジタル信号を下位ビットと
して、上記第１の入力パルスと上記第２の入力パルスと
の位相差を表わす２進デジタル信号を出力するように構
成してなることを特徴とする。

【０００９】上記パルス周回回路は、反転回路が奇数個
であればよいが、例えば請求項２に示すように、反転回
路を（２^n-1 −１）個（ｎは２以上の整数）リング状に
連結してなり、反転回路の一つを上記起動用反転回路と
して構成すると共に、反転回路の一つの遅延時間は残り
の反転回路の２倍とし、残りの反転回路の遅延時間は遅
延パルス発生回路内の反転回路の遅延時間と等しくし、
上記カウント手段が、上記パルス周回回路内を周回した
回数を２周を１回としてカウントするよう構成すること
が考えられる。この場合は、大部分の反転回路を同じ構
成のものとすることができる。

【００１０】

【作用及び発明の効果】以上のように構成された請求項
１記載のパルス位相差符号化回路においては、まず、外
部から起動用反転回路に第１の入力パルスが入力され、
起動用反転回路が入力信号の反転動作を開始すると、例
えば、その時の入力信号がHighレベルであれば出力がLo
w レベルに変化して、次段の反転回路の出力がLow レベ
ルからHighレベルとなり、更にその次の反転回路出力が
HighレベルからLow レベルとなるというように、反転回
路出力が順次反転していくため、パルス周回回路上をこ
のようなパルスのエッジが順次伝達していくこととな
る。

【００１１】そして、カウント手段が、上述の第１の入
力パルスによりパルス周回回路の起動用反転回路の反転
動作開始により最初に発生したパルスのエッジが、この
第１の入力パルスに対して任意のタイミングで入力され
る外部からの第２の入力パルスが入力されるまでの間
に、パルス周回回路内を周回した回数をカウントすると
共に、そのカウント数を表わす２進デジタル信号を出力
する。

【００１２】また、パルス周回回路から後段の遅延パル
ス発生回路へ、遅延パルス発生回路内の反転回路１段の
遅延時間の２ⁿ 倍の周期で周期パルスが出力されてい
く。遅延パルス発生回路は、パルス周回回路から出力さ
れる周期パルスを入力し、順次連結された反転回路が入
力信号（この場合は周期パルス）を反転して出力するこ
とにより、順次反転する周期パルスが順次伝達してい
く。そして、出力端子からは、周期パルスが通過した各
反転回路による各遅延時間だけ順次遅れた遅延パルスが
発生する。

【００１３】その出力端子より入力ラインを介して遅延
パルスを取り込んだパルスセレクタは、第１の入力パル
スに対して任意の位相差を持つ第２の入力パルスの入力
タイミングに対し、特定の時間的関係にある遅延パルス
の一つを選択し、この選択された遅延パルスに対応する
出力ラインの電圧をその選択遅延パルスに応じて変更す
る。そして、エンコーダがパルスセレクタの出力ライン
からの出力を取り込み、選択遅延パルスに対応する２進
デジタル信号を出力する。

【００１４】上記カウント手段からの２進デジタル信号
を上位ビットとし、かつエンコーダからの２進デジタル
信号を下位ビットとして、直接的に第１の入力信号と第
２の入力信号との位相差を表わす２進デジタル信号を出
力することができる。請求項２記載のパルス位相差符号
化回路は、パルス周回回路を構成する反転回路の一つは
残りの反転回路の２倍の遅延時間とされ、かつカウント
手段は、パルス周回回路内を周回した回数を２周を１回
としてカウントされているため、通常の反転回路の遅延
時間をＴｄとすると、パルス周回回路を１周するには２
ⁿ ×Ｔｄだけかかることになる。従って、カウント手段
は、２ⁿ⁺¹ ×Ｔｄの周期でカウントアップしていくこと
となる。

【００１５】例えば、パルス周回回路が、（２⁵ −１）
個の反転回路によって構成され、遅延パルス発生回路に
２⁶ の反転回路が或場合、第１の入力パルスが入力され
てから第２の入力パルスが入力されるまでの間に、周回
パルスがパルス周回回路を５周（カウント数＝２）し、
かつ、遅延パルス発生回路においては周期パルスが５２
段目の反転回路に到達していたとすると、カウント手段
からは２進デジタル信号（１０）が出力され、エンコー
ダからは２進デジタル信号（１１００１１）が出力され
る。そして、第１の入力信号と第２の入力信号との位相
差は、前者を上位ビットとし、後者を下位ビットとし
て、直接的に得られる２進デジタル信号（１０，１１０
０１１）で表される。

【００１６】このように、本発明のパルス位相差符号化
回路によれば、前述の従来の奇数段リングオシレータを
使用したパルス位相差符号化回路のように、カウント手
段からの２進デジタル信号に対して演算を加えるための
減算器等を設ける必要がないため、回路構成を簡素化す
ることができ、また、カウント手段のカウント数及び遅
延パルス発生回路における反転回路数を、それぞれその
ままパルス位相差を表す２進デジタル信号の上位ビット
及び下位ビットに対応可能なため、検出したパルス位相
差を２進符号化するまでの応答性の向上を図ることがで
き、その検出速度を向上させることができる。

【００１７】

【実施例】以下に、本発明の実施例について図面と共に
説明する。図１は、本発明の一実施例であるパルス位相
差符号化回路の構成を表す構成図である。本パルス位相
差符号化回路は、大きくはリングオシレータ１０と、遅
延パルス発生回路２０と、パルスセレクタ・エンコーダ
回路３０と、リング周回数カウント部４０とから構成さ
れている。

【００１８】図１に示す如く、本実施例のリングオシレ
ータ１０は、起動用反転回路としての２入力ナンドゲー
ト（以下、単にナンドゲートという）ＮＡＮＤ１と、３
０個のインバータＩＮＶ２〜３１と、からなる合計３１
個の反転回路を順次リング状に連結することにより構成
されている。

【００１９】そして、ナンドゲートＮＡＮＤ１における
インバータＩＮＶ３１に接続されない方の入力端子（以
下、この入力端子を起動用端子という）には、外部から
の第１の入力パルスとしてのスタートパルスＰＡが入力
されている。このスタートパルスＰＡがLow レベルから
Highレベルに変化すると本リングオシレータ１０は反転
動作を開始する。

【００２０】また、３０個のインバータＩＮＶ２〜３１
の内、図１において斜線で示すインバータＩＮＶ２は、
他のインバータの２倍の遅延時間となるように設定され
ているため、本リングオシレータ１０を反転パルスが１
周するのに要する時間は、反転回路１段の遅延時間（Ｔ
ｄ）の３２倍の時間となる。従って、本リングオシレー
タ１０の後段に接続された遅延パルス発生回路２０（詳
細は後述する）へ、リングオシレータ１０から出力され
る周期パルスＰＣＬＫの周期は６４×Ｔｄとなる。

【００２１】一方、遅延パルス発生回路２０は６５個の
インバータＤ１〜Ｄ６５を順次連結して構成されてお
り、１段目〜６４段目の各インバータＤ１〜Ｄ６４の出
力はそれぞれ次段のインバータへ入力すると共に、外部
に取り出すための出力端子より後述するパルスセレクタ
３１へ入力する。すなわち、１段目〜６４段目の各イン
バータＤ１〜Ｄ６４による各遅延時間だけ順次遅れた遅
延パルスＰ１〜Ｐ６４がパルスセレクタ３１へ入力する
のである。なお、各インバータＤ１〜Ｄ６４による遅延
時間は全てＴｄである。

【００２２】パルスセレクタ・エンコーダ回路３０は図
２を参照して説明する。図２に示すように、遅延パルス
Ｐ１〜Ｐ６４が入力され、外部からの第２の入力パルス
としてのラッチパルスＰＢが入力されたときに、遅延パ
ルス発生回路２０上において周期パルスが、何れのイン
バータＤ１〜Ｄ６４に到達しているかを検出するパルス
セレクタ３１と、パルスセレクタ３１からの出力信号が
入力され、パルスセレクタ３１により検出されたインバ
ータが何段目に位置しているかを示す６ビットの２進デ
ジタル信号（ＢＤ０〜ＢＤ５）として出力するエンコー
ダ３３とから構成されている。

【００２３】パルスセレクタ３１は、図２に示すように
６４個のＤフリップフロップＤ−ＦＦを備えており、遅
延パルス発生回路２０の１段目〜６４段目の各インバー
タＤ１〜Ｄ６４による各遅延時間（Ｔｄ）だけ順次遅れ
た遅延パルス（Ｐ１〜Ｐ６４）がそれぞれインバータＩ
ＮＶを１段介して、各ＤフリップフロップＤ−ＦＦにデ
ータとしてそれぞれ入力される。一方、ラッチパルスＰ
Ｂがクロックとして各ＤフリップフロップＤ−ＦＦに入
力される。

【００２４】ラッチパルスＰＢが入力されたときに、パ
ルスセレクタ３１のＤフリップフロップＤ−ＦＦの各出
力は、丁度遅延パルス発生回路２０内を伝搬された周期
パルスＰＣＬＫが位置するインバータＤ１〜Ｄ６４から
出力される遅延パルスＰ１〜Ｐ６４を入力とするＤフリ
ップフロップＤ−ＦＦの前後で、その出力Ｑが同一レベ
ルとなる。すなわち６４個のＤフリップフロップＤ−Ｆ
Ｆからの出力Ｑ１〜Ｑ６４の内、１箇所だけその電位が
同一レベルとなり、残りはHighレベルとLow レベルとが
互い違いになる。

【００２５】そこで、ＤフリップフロップＤ−ＦＦの出
力が同一レベルとなっている位置（すなわち周期パルス
ＰＣＬＫが到達している位置）を検出するため、奇数番
目のＤフリップフロップＤ−ＦＦが前で偶数番目のＤフ
リップフロップＤ−ＦＦが後となる場合の出力比較をす
る場合には、双方のＤフリップフロップＤ−ＦＦの出力
がアンド回路ＡＮＤに入力され、逆に偶数番目のＤフリ
ップフロップＤ−ＦＦが前で奇数番目のＤフリップフロ
ップＤ−ＦＦが後となる場合の出力比較をする場合に
は、双方のＤフリップフロップＤ−ＦＦの出力がノア回
路ＮＯＲに入力されるように構成されている。

【００２６】このようにして、アンド回路ＡＮＤ及びノ
ア回路ＮＯＲからの出力信号が入力されたエンコーダ３
３からは、デジタル符号の下位ビット（ＢＤ０〜ＢＤ
５）が出力される。またリング周回数カウント部４０
は、図１に示すように、ナンドゲートＮＡＮＤ１の直前
のインバータＩＮＶ３１からの出力をそのままクロック
入力ＣＬＫ２とする第２のカウンタ４３と、クロック入
力ＣＬＫ２をインバータＩＮＶにより反転出力したもの
をクロック入力ＣＬＫ１とする第１のカウンタ４１と、
第１のラッチ回路４５、第２のラッチ回路４７及びセレ
クタ４９と、から構成されている。

【００２７】第１のラッチ回路４５は、ラッチパルスＰ
Ｂの入力タイミングで第１カウンタ４１からの出力をラ
ッチし、第２のラッチ回路４７は、ラッチパルスＰＢの
入力タイミングで第２のカウンタ４３からの出力をラッ
チする。そして、セレクタ４９には、第１のラッチ回路
４５からの出力及び第２のラッチ回路４７からの出力が
それぞれ入力され、エンコーダ３３から出力される６ビ
ットの２進デジタル信号（ＢＤ０〜ＢＤ５）のＭＳＢ
（ＢＤ５：最上位ビット）の値に基づき、第１のラッチ
回路４５又は第２のラッチ回路４７の出力のうち、何れ
か一方の出力を選択して５ビットの２進デジタル信号
（Ｄ６〜Ｄ１０）を出力する。

【００２８】本実施例では、ＭＳＢがHighレベルのとき
には第２のラッチ回路４７の出力をセレクトし、Low レ
ベルのときには第１のラッチ回路４５の出力をセレクト
して、デジタル符号の上位ビットを出力する。ＭＳＢが
Highレベルという状態は、遅延パルス発生回路２０にお
ける周期パルスの位置が３２段目以降のインバータに到
達している場合に生じ、Low レベルという状態は、遅延
パルス発生回路２０における周期パルスの位置が３２段
目以前である場合に生じる。

【００２９】ここで、カウンタ４１，４３及びラッチ回
路４５，４７がそれぞれ２個ずつ用意されているのは、
ラッチパルスＰＢが任意のタイミングでラッチ回路４
５，４７に入力したとき出力が安定している方をセレク
トするためである。なお、図１中において第１カウンタ
４１及び第２のカウンタ４３に入力するＲＧＣＲは、第
１及び第２のカウンタ４１，４３のリセットパルスであ
り、ラッチパルスＰＢによってカウンタ出力をラッチし
た後、次のスタートパルスＰＡが入力される前に、カウ
ンタ出力をすべて０にリセットするためのものである。

【００３０】以下、このように構成された本実施例のパ
ルス位相差符号化回路の動作について図３，４を併用し
て説明する。まず、既に説明したように、スタートパル
スＰＡがLow レベルからHighレベルに変化するとリング
オシレータ１０が反転動作を開始する。ナンドゲートＮ
ＡＮＤ１により反転させられリングオシレータ１０から
出力される周期パルスＰＣＬＫは、遅延パルス発生回路
２０のインバータＤ１〜Ｄ６４を順次通過して反転され
ていく。そして図３に示すように、各遅延時間（Ｔｄ）
だけ順次遅れた遅延パルスＰ１〜Ｐ６４がパルスセレク
タ３１へ入力する。

【００３１】パルスセレクタ３１は、遅延パルス発生回
路２０上において周期パルスＰＣＬＫが何れのインバー
タＤ１〜Ｄ６５に到達しているかを検出し、その出力信
号がエンコーダ３３に入力されることで、エンコーダ３
３からは、パルスセレクタ３１により検出されたインバ
ータが何段目に位置しているかを示す６ビットの２進デ
ジタル信号（ＢＤ０〜ＢＤ５）が出力される。

【００３２】一方、リングオシレータ１０においては、
インバータＩＮＶ２が他のインバータの２倍の遅延時間
となるように設定されているため、リングオシレータ１
０を反転パルスが１周するのに要する時間は３２×Ｔｄ
となり、リングオシレータ１０から後段の遅延パルス発
生回路２０へ出力される周期パルスＰＣＬＫは６４×Ｔ
ｄの周期で出力される。

【００３３】また、ナンドゲートＮＡＮＤ１の直前のイ
ンバータＩＮＶ３１をパルスが通過すると、図３に示す
ように、１周目はクロックＣＬＫ１がHighレベルで、ク
ロックＣＬＫ２がLow レベルとなる。２周目にインバー
タＩＮＶ３１をパルスが通過すると、クロックＣＬＫ１
がLow レベルで、クロックＣＬＫ２がHighレベルとな
る。

【００３４】従って、リングオシレータ１０をパルスが
１周すると、第１のカウンタ４１がカウントアップし、
２周目のパルスがインバータＩＮＶ３１を通過すると第
２のカウンタ４３がカウントアップする。その後、１周
ずつ交互にカウントしていく。つまり、図４に示すよう
に、第１のカウンタ４１の出力ＣＤ１と第２のカウンタ
４３の出力ＣＤ２とは、パルスがリングオシレータ１０
を１周する時間だけずれたタイミングで１ずつカウント
アップされていく。

【００３５】そして、ラッチパルスＰＢが入力されると
その入力タイミングで第１のラッチ回路４５が第１カウ
ンタ４１からの出力をラッチし、第２のラッチ回路４７
が第２のカウンタ４３からの出力をラッチする。そし
て、第１のラッチ回路４５からの出力及び第２のラッチ
回路４７からの出力がセレクタ４９にそれぞれ入力され
る。

【００３６】一方、エンコーダ３３から出力される２進
デジタル信号（ＢＤ０〜ＢＤ５）のＭＳＢ（最上位ビッ
ト）、即ちＢＤ５がセレクタ４９に入力されており、こ
のセレクタ４９は、ＢＤ５の値が１のときには、第２の
ラッチ回路４７の出力を、そのまま２進デジタル信号と
して出力し、逆にＢＤ５の値が０のときには、第１のラ
ッチ回路４５の出力を、そのまま２進デジタル信号とし
て出力する。

【００３７】例えば、図４に示すｔ１のタイミングでラ
ッチパルスＰＢが入力されたとき、遅延パルス発生回路
２０内の周期パルスが第４１段目のインバータＤ４１に
到達しているとすると、エンコーダ３３から出力される
ＢＤ５の値は１となり、この場合は、第２のラッチ回路
４７の出力が選択されて、セレクタ４９からは（０００
０１）が出力される。

【００３８】また、図４に示すｔ２のタイミングでラッ
チパルスＰＢが入力されたとき、遅延パルス発生回路２
０内の周期パルスは第２５段目のインバータＤ５の位置
にあるとすると、エンコーダ３３から出力されるＢＤ５
の値は０となり、この場合は、第１のラッチ回路４５の
出力が選択されて、セレクタ４９からは（０００１０）
が出力される。

【００３９】なお、本実施例のパルス位相差符号化回路
において、このように２つのカウンタ４１，４３と２つ
のラッチ回路４５，４７とをそれぞれ設けると共に、セ
レクタ４９によって、遅延パルス発生回路２０内の周期
パルスが第１段目〜第３２段目のインバータＤ１〜Ｄ３
２の間にあるときには、第１のラッチ回路４５の出力を
選択し、周期パルスが第３３段目〜第６４段目のインバ
ータＤ３３〜Ｄ６４の間にあるときには、第２のラッチ
回路４７の出力を選択して出力するようにしていること
について説明する。

【００４０】これはクロックＣＬＫ１，ＣＬＫ２の入力
がなされて各カウンタ４１，４３の出力が安定するまで
には、ある程度の遅れがあるためであり、ラッチパルス
ＰＢが入力されたときの遅延パルス発生回路２０内の周
期パルスの位置から、少なくとも遅延パルス発生回路２
０内の半分だけ前の反転回路の出力信号をクロック入力
とするカウンタの方を選択するすることによって、常
に、安定状態となっている正確なカウント値が常にセレ
クタ４９から出力されるようにしているのである。

【００４１】そして、このようにセレクタ４９から出力
された２進デジタル信号（ＢＤ６〜ＢＤ１０）を上位５
ビットとし、かつエンコーダ３３から出力された２進デ
ジタル信号（ＢＤ０〜ＢＤ５）を下位６ビットとして、
１１ビットの２進デジタル信号を形成し、この値に遅延
パルス発生回路２０を構成する反転回路の１個当りの動
作遅延時間を積算すれば、スタートパルスＰＡとラッチ
パルスＰＢとの入力タイミングの時間差、即ち位相差が
検出されることとなる。

【００４２】以上説明したように、本実施例のパルス位
相差符号化回路によれば、セレクタ４９から出力され
る、２進デジタル信号（ＢＤ６〜ＢＤ１０）を直接、ス
タートパルスＰＡとラッチパルスＰＢとの位相差を表わ
す２進デジタル信号の上位ビットとして使用することが
できるため、従来の奇数段リングオシレータを使用した
パルス位相差符号化回路のように、この上位ビットに演
算を加えるための減算器等を設ける必要が全くない。よ
って、回路構成を簡素化して回路全体を小型化でき、ま
た、検出した位相差をを２進符号化するまでの応答性の
向上を図ることができ、その検出速度を向上させること
ができる。

【００４３】なお、上記実施例は、パルス周回回路１０
における反転回路を３１個、即ち（２^n-1 −１）個（ｎ
＝６）とし、遅延パルス発生回路２０においては６４
個、すなわち２ⁿ 個（ｎ＝６）の反転回路から各遅延時
間（Ｔｄ）だけ順次遅れた遅延パルスＰ１〜Ｐ６４を発
生するように構成したが、パルス周回回路１０における
反転回路は、奇数個で、かつ、出力される周期パルスＰ
ＣＬＫの周期が６４×Ｔｄ、即ち２ⁿ （ｎ＝６）×Ｔｄ
であればよい。

【図面の簡単な説明】

【図１】 本発明の一実施例であるパルス位相差符号化
回路の構成を表す構成図である。

【図２】 実施例のパルスセレクタ・エンコーダ回路３
０の構成を表す構成図である。

【図３】 実施例の遅延パルス発生回路２０の動作を示
すタイムチャートである。

【図４】 リング周回数カウント部４０の動作を示すタ
イムチャートである。

【符号の説明】

ＰＡ…スタートパルス、 ＰＢ…ラッチパルス、
ＰＣＬＫ…周期パルス、Ｐ１〜Ｐ６４…遅延パルス、
ＣＬＫ１，ＣＬＫ２…クロック入力、１０…リングオシ
レータ、 ２０…遅延パルス発生回路、３０…パルス
セレクタ・エンコーダ回路、 ３１…パルスセレク
タ、３３…エンコーダ、 ４０…リング周回数カウ
ント部、４１…第１のカウンタ、 ４３…第２のカウン
タ、 ４５…第１のラッチ回路、４７…第２のラッチ回
路、４９…セレクタ

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−299614（ＪＰ，Ａ) 特開 昭60−239124（ＪＰ，Ａ) 特開 昭61−227422（ＪＰ，Ａ) 特開 平１−164118（ＪＰ，Ａ) 特開 平３−220814（ＪＰ，Ａ) 特開 平３−92775（ＪＰ，Ａ) 特開 平１−164118（ＪＰ，Ａ) 実開 平３−30869（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03M 5/02 H03K 3/354 H03K 5/26 H03K 23/54

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 入力信号を反転して出力する反転回路を
   奇数個リング状に連結してなり、該反転回路の一つが外
   部からの第１の入力パルスによりその反転動作を制御可
   能な起動用反転回路として構成され、該起動用反転回路
   への上記第１の入力パルスの入力に伴ってパルスを周回
   させるパルス周回回路と、 該パルス周回回路から出力される周期パルスを入力と
   し、入力信号を反転して出力する反転回路が２ⁿ 個（ｎ
   は２以上の整数）順次連結された遅延回路として構成さ
   れ、該各反転回路の出力信号を外部に取り出すための出
   力端子を有し、該出力端子より上記周期パルスが通過し
   た各反転回路による各遅延時間だけ順次遅れた遅延パル
   スを発生する遅延パルス発生回路と、 を有し、上記パルス周回回路から出力される周期パルス
   の周期が上記遅延パルス発生回路内の反転回路１段の遅
   延時間の２ⁿ 倍となるように、上記パルス周回回路内の
   各反転回路の遅延時間が設定されると共に、 上記起動用反転回路の反転動作開始により発生したパル
   スが上記パルス周回回路内を周回した回数をカウントす
   ると共に、該カウント数を表わす２進デジタル信号を出
   力するカウント手段と、 上記遅延パルス発生回路の各出力端子より上記遅延パル
   スを取り込むための入力ライン及び上記各遅延パルスに
   対応する出力ラインを有しており、上記第１の入力パル
   スに対して任意の位相差を持つ第２の入力パルスの入力
   タイミングに対し、特定の時間的関係にある上記遅延パ
   ルスの一つを選択し、この選択された遅延パルスに対応
   する上記出力ラインの電圧をその選択された遅延パルス
   に応じて変更するパルスセレクタと、 該パルスセレクタの上記出力ラインからの出力を取り込
   み、上記パルスセレクタにより選択された遅延パルスに
   対応する２進デジタル信号を出力するエンコーダと、 を備え、上記カウント手段からの２進デジタル信号を上
   位ビットとし、かつ上記エンコーダからの２進デジタル
   信号を下位ビットとして、上記第１の入力パルスと上記
   第２の入力パルスとの位相差を表わす２進デジタル信号
   を出力するように構成してなることを特徴とするパルス
   位相差符号化回路。
2. 【請求項２】 上記請求項１に記載のパルス位相差符号
   化回路において、 上記パルス周回回路が、反転回路を（２^n-1 −１）個
   （ｎは２以上の整数）リング状に連結してなり、該反転
   回路の一つが上記起動用反転回路として構成されると共
   に、上記反転回路の一つの遅延時間は残りの反転回路の
   ２倍とされ、該残りの反転回路の遅延時間は、上記遅延
   パルス発生回路内の反転回路の遅延時間と等しくされ、
   上記カウント手段が、上記パルス周回回路内を周回した
   回数を２周を１回としてカウントすることを特徴とする
   パルス位相差符号化回路。