JP2827679B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP2827679B2 JP2827679B2 JP4080185A JP8018592A JP2827679B2 JP 2827679 B2 JP2827679 B2 JP 2827679B2 JP 4080185 A JP4080185 A JP 4080185A JP 8018592 A JP8018592 A JP 8018592A JP 2827679 B2 JP2827679 B2 JP 2827679B2
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- Japan
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- signal
- flop
- output
- level
- semiconductor device
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- Tests Of Electronic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
パルス発生回路を含む半導体装置に関する。
パルス発生回路を含む半導体装置に関する。
【０００２】
【従来の技術】従来のパルス発生回路を含む半導体装置
は、図４に一例のブロック図が示されるように、カウン
タ１とデコーダ２より成るパルス発生器３と、このパル
ス発生器３より出力されるパルス信号をラッチするＤ型
フリップフロップ８とを備えて構成される。図４におい
て、パルス発生器３に含まれるカウンタ１においては、
外部より入力されるクロック信号１０１はカウント・ア
ップまたはカウント・ダウンされ、ｎビットのデジタル
信号が出力されてデコーダ２に入力される。デコーダ２
においては、当該デジタル信号がデコードされ、“Ｈ”
レベルまたは“Ｌ”レベルのデータ信号として出力され
る。カウンタ１によるカウンタ値が、所定のカウンタ値
になった時点においてのみパルス信号１０２が生成され
て出力され、Ｄ型フリップフロップ８に入力される。
は、図４に一例のブロック図が示されるように、カウン
タ１とデコーダ２より成るパルス発生器３と、このパル
ス発生器３より出力されるパルス信号をラッチするＤ型
フリップフロップ８とを備えて構成される。図４におい
て、パルス発生器３に含まれるカウンタ１においては、
外部より入力されるクロック信号１０１はカウント・ア
ップまたはカウント・ダウンされ、ｎビットのデジタル
信号が出力されてデコーダ２に入力される。デコーダ２
においては、当該デジタル信号がデコードされ、“Ｈ”
レベルまたは“Ｌ”レベルのデータ信号として出力され
る。カウンタ１によるカウンタ値が、所定のカウンタ値
になった時点においてのみパルス信号１０２が生成され
て出力され、Ｄ型フリップフロップ８に入力される。
【０００３】上述のカウンタ１におけるカウント・アッ
プおよびカウント・ダウン時においては、カウンタ１の
出力にノイズが出力されるが、これにより、デコーダ２
より誤まりのパルス信号が出力されるようなことがあっ
ても、次段に接続されるＤ型フリップフロップ８におい
てパルス信号１０２がラッチされて、Ｑ出力信号１０３
として正常に出力される。
プおよびカウント・ダウン時においては、カウンタ１の
出力にノイズが出力されるが、これにより、デコーダ２
より誤まりのパルス信号が出力されるようなことがあっ
ても、次段に接続されるＤ型フリップフロップ８におい
てパルス信号１０２がラッチされて、Ｑ出力信号１０３
として正常に出力される。
【０００４】
【発明が解決しようとする課題】上述した従来のパルス
発生回路を含む半導体装置は、初期不良を除去するため
にバーンイン装置に入れた場合に、Ｄ型フリップフロッ
プ８およびＤ型フリップフロップ８のＱ出力信号１０３
により駆動される次段の回路においては、前記バーンイ
ン期間中において、クロック信号１０１のクロック・サ
イクル２n に対して１回しか動作しないために、所望の
ストレスを付与するためには、バーンイン期間を相当長
くとらなければならないという欠点がある。
発生回路を含む半導体装置は、初期不良を除去するため
にバーンイン装置に入れた場合に、Ｄ型フリップフロッ
プ８およびＤ型フリップフロップ８のＱ出力信号１０３
により駆動される次段の回路においては、前記バーンイ
ン期間中において、クロック信号１０１のクロック・サ
イクル２n に対して１回しか動作しないために、所望の
ストレスを付与するためには、バーンイン期間を相当長
くとらなければならないという欠点がある。
【０００５】
【課題を解決するための手段】本発明の半導体装置は、
所定のクロック信号をカウント・アップまたはカウント
・ダウンして、ｎ（正整数）ビットのデジタル信号を出
力するカウンタと、当該デジタル信号を入力してデコー
ドし、“Ｈ”レベルまたは“Ｌ”レベルのデータ信号を
出力するデコーダとにより形成されるパルス発生回路
と、前記パルス発生回路より出力されるデータ信号をラ
ッチするとともに、前記クロック信号および所定のテス
ト信号を受けて、当該データ信号を強制的にセットまた
はリセットする機能を有するＤ型フリップフロップと、
をパルス発生手段として備えて構成される。
所定のクロック信号をカウント・アップまたはカウント
・ダウンして、ｎ（正整数）ビットのデジタル信号を出
力するカウンタと、当該デジタル信号を入力してデコー
ドし、“Ｈ”レベルまたは“Ｌ”レベルのデータ信号を
出力するデコーダとにより形成されるパルス発生回路
と、前記パルス発生回路より出力されるデータ信号をラ
ッチするとともに、前記クロック信号および所定のテス
ト信号を受けて、当該データ信号を強制的にセットまた
はリセットする機能を有するＤ型フリップフロップと、
をパルス発生手段として備えて構成される。
【０００６】なお、前記テスト信号は、当該半導体装置
内に含まれるテスト信号発生手段より供給されるように
構成してもよい。
内に含まれるテスト信号発生手段より供給されるように
構成してもよい。
【０００７】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００８】図１は本発明の第１の実施例を示すブロッ
ク図である。図１に示されるように、本実施例は、カウ
ンタ１とデコーダ２より成るパルス発生器３と、セット
・リセット付Ｄ型フリップフロップ４と、ＮＡＮＤ回路
５および６とを備えて構成される。
ク図である。図１に示されるように、本実施例は、カウ
ンタ１とデコーダ２より成るパルス発生器３と、セット
・リセット付Ｄ型フリップフロップ４と、ＮＡＮＤ回路
５および６とを備えて構成される。
【０００９】図１より明らかなように、本実施例の従来
例との相違点は、Ｄ型フリップフロップとしてセット・
リセット付Ｄ型フリップフロップ７が用いられており、
これに対応してＮＡＮＤ回路５および６が付加されて、
新たにイネーブル信号１０４が導入されていることであ
る。ｎビットのカウンタ１においては、入力されるクロ
ック信号１０１によりカウント・アップまたはカウント
・ダウンされてデジタル信号が出力され、デコーダ２に
入力される。そして、カウンタ１において、カウンタ値
が所定の値になった時点においてのみ、デコーダ２より
“Ｈ”レベルまたは“Ｌ”レベルのデータ信号が出力さ
れる。
例との相違点は、Ｄ型フリップフロップとしてセット・
リセット付Ｄ型フリップフロップ７が用いられており、
これに対応してＮＡＮＤ回路５および６が付加されて、
新たにイネーブル信号１０４が導入されていることであ
る。ｎビットのカウンタ１においては、入力されるクロ
ック信号１０１によりカウント・アップまたはカウント
・ダウンされてデジタル信号が出力され、デコーダ２に
入力される。そして、カウンタ１において、カウンタ値
が所定の値になった時点においてのみ、デコーダ２より
“Ｈ”レベルまたは“Ｌ”レベルのデータ信号が出力さ
れる。
【００１０】図２（ａ）、（ｂ）、（ｃ）および（ｄ）
に示されるのは、本実施例における主要信号の動作状態
を示すタイミング図であり、図２（ａ）のクロック信号
１０１に対応して、デコーダ２よりは、図２（ｂ）に示
されるデータ信号１０２がパルス信号として出力され、
セット・リセット付Ｄ型フリップフロップ４のＤ端子に
入力される。セット・リセット付Ｄ型フリップフロップ
４においては、クロック信号１０１がＣ端子に入力され
るとともに、クロック信号１０１とイネーブル信号１０
４（図２（ｄ）参照）との、ＮＡＮＤ回路５による反転
論理積出力がセット信号として入力され、また、クロッ
ク信号１０１の反転信号とイネーブル信号１０４との、
ＮＡＮＤ回路６による反転論理積出力がリセット信号と
して入力されており、これらのセット信号ならびにリセ
ット信号のそれぞれが“Ｌ”レベルになると、それに対
応して、セット・リセット付Ｄ型フリップフロップ４の
Ｑ出力信号１０３は“Ｈ”レベルまたは“Ｌ”レベルに
なる。
に示されるのは、本実施例における主要信号の動作状態
を示すタイミング図であり、図２（ａ）のクロック信号
１０１に対応して、デコーダ２よりは、図２（ｂ）に示
されるデータ信号１０２がパルス信号として出力され、
セット・リセット付Ｄ型フリップフロップ４のＤ端子に
入力される。セット・リセット付Ｄ型フリップフロップ
４においては、クロック信号１０１がＣ端子に入力され
るとともに、クロック信号１０１とイネーブル信号１０
４（図２（ｄ）参照）との、ＮＡＮＤ回路５による反転
論理積出力がセット信号として入力され、また、クロッ
ク信号１０１の反転信号とイネーブル信号１０４との、
ＮＡＮＤ回路６による反転論理積出力がリセット信号と
して入力されており、これらのセット信号ならびにリセ
ット信号のそれぞれが“Ｌ”レベルになると、それに対
応して、セット・リセット付Ｄ型フリップフロップ４の
Ｑ出力信号１０３は“Ｈ”レベルまたは“Ｌ”レベルに
なる。
【００１１】本実施例の場合には、図２（ａ）、
（ｂ）、（ｃ）および（ｄ）に示されるように、クロッ
ク信号１０１により、カウンタ１においてカウント・ア
ップされるカウンタ値が、最終番地２n-1 になった時点
において、デコーダ２より“Ｈ”レベルのパルス信号１
０２が出力されて、セット・リセット付Ｄ型フリップフ
ロップ４にラッチされる。通常の動作を行う場合におい
ては、イネーブル信号１０４は“Ｌ”レベルに固定され
ている。バーンイン時などにおいて、回路にストレスを
負荷したい場合には、イネーブル信号１０４は“Ｈ”レ
ベルに設定される。この時には、クロック信号１０１の
入力に対応して、セット・リセット付フリップフロップ
４においては、当該クロック信号１０１の動きに従って
セットまたはリセットされ、そのＱ出力信号１０３は
“Ｈ”レベルまたは“Ｌ”レベルとなり、セット・リセ
ット付Ｄ型フリップフロップ４のＱ出力信号１０３に対
応する次段の回路に対しても、同様にストレスを負荷さ
せることができる。
（ｂ）、（ｃ）および（ｄ）に示されるように、クロッ
ク信号１０１により、カウンタ１においてカウント・ア
ップされるカウンタ値が、最終番地２n-1 になった時点
において、デコーダ２より“Ｈ”レベルのパルス信号１
０２が出力されて、セット・リセット付Ｄ型フリップフ
ロップ４にラッチされる。通常の動作を行う場合におい
ては、イネーブル信号１０４は“Ｌ”レベルに固定され
ている。バーンイン時などにおいて、回路にストレスを
負荷したい場合には、イネーブル信号１０４は“Ｈ”レ
ベルに設定される。この時には、クロック信号１０１の
入力に対応して、セット・リセット付フリップフロップ
４においては、当該クロック信号１０１の動きに従って
セットまたはリセットされ、そのＱ出力信号１０３は
“Ｈ”レベルまたは“Ｌ”レベルとなり、セット・リセ
ット付Ｄ型フリップフロップ４のＱ出力信号１０３に対
応する次段の回路に対しても、同様にストレスを負荷さ
せることができる。
【００１２】次に、図３は、本発明の第２の実施例を示
すブロック図である。図３に示されるように、本実施例
は、カウンタ１とデコーダ２より成るパルス発生器３
と、セット付Ｄ型フリップフロップ７と、ＮＡＮＤ回路
５とを備えて構成される。
すブロック図である。図３に示されるように、本実施例
は、カウンタ１とデコーダ２より成るパルス発生器３
と、セット付Ｄ型フリップフロップ７と、ＮＡＮＤ回路
５とを備えて構成される。
【００１３】図３より明らかなように、本実施例の第１
の実施例との相違点は、Ｄ型フリップフロップとしてセ
ット付Ｄ型フリップフロップ７が用いられており、これ
に対応してＮＡＮＤ回路５のみが付加されていることで
ある。これは、パルス発生器３よりセット付Ｄ型フリッ
プフロップ７に入力されるデータ信号は、通常“Ｌ”レ
ベルの状態であり、クロック信号１０１により、セット
付Ｄ型フリップフロップ７に対してリセットと同様の作
用が行われるからである。ｎビットのカウンタ１におい
ては、入力されるクロック信号１０１によりカウント・
アップまたはカウント・ダウンされ、ｎビットのデジタ
ル信号が出力されてデコーダ２に入力される。そして、
カウンタ１において、カウンタ値が所定の値になった時
点においてのみ、デコーダ２より“Ｈ”レベルまたは
“Ｌ”レベルのデータ信号が出力されて、セット付Ｄ型
フリップフロップ７のＤ端子に入力される。セット付Ｄ
型フリップフロップ７においては、クロック信号１０１
とイネーブル信号１０４との、ＮＡＮＤ回路５による反
転論理積出力がセット信号として入力され、また、クロ
ック信号１０１がＣ端子に入力されており、パルス発生
器３より出力されるデータ信号１０２における“Ｈ”レ
ベルのパルス信号がラッチされて、Ｑ出力信号１０３と
して出力される。本実施例においては、第１の実施例に
おけるＮＡＮＤ回路６が排除されるために、当該第１の
実施例の場合よりは、チップ面積が縮小化されるという
利点がある。
の実施例との相違点は、Ｄ型フリップフロップとしてセ
ット付Ｄ型フリップフロップ７が用いられており、これ
に対応してＮＡＮＤ回路５のみが付加されていることで
ある。これは、パルス発生器３よりセット付Ｄ型フリッ
プフロップ７に入力されるデータ信号は、通常“Ｌ”レ
ベルの状態であり、クロック信号１０１により、セット
付Ｄ型フリップフロップ７に対してリセットと同様の作
用が行われるからである。ｎビットのカウンタ１におい
ては、入力されるクロック信号１０１によりカウント・
アップまたはカウント・ダウンされ、ｎビットのデジタ
ル信号が出力されてデコーダ２に入力される。そして、
カウンタ１において、カウンタ値が所定の値になった時
点においてのみ、デコーダ２より“Ｈ”レベルまたは
“Ｌ”レベルのデータ信号が出力されて、セット付Ｄ型
フリップフロップ７のＤ端子に入力される。セット付Ｄ
型フリップフロップ７においては、クロック信号１０１
とイネーブル信号１０４との、ＮＡＮＤ回路５による反
転論理積出力がセット信号として入力され、また、クロ
ック信号１０１がＣ端子に入力されており、パルス発生
器３より出力されるデータ信号１０２における“Ｈ”レ
ベルのパルス信号がラッチされて、Ｑ出力信号１０３と
して出力される。本実施例においては、第１の実施例に
おけるＮＡＮＤ回路６が排除されるために、当該第１の
実施例の場合よりは、チップ面積が縮小化されるという
利点がある。
【００１４】なお、以上の各実施例において、パルス発
生器に供給されるテスト信号としてのイネーブル信号
を、当該半導体装置におけるテスト・モード時におい
て、当該半導体装置内部に設けられるテスト信号生成手
段により生成することにより、半導体装置における入出
力端子数を削減することができることは云うまでもな
い。
生器に供給されるテスト信号としてのイネーブル信号
を、当該半導体装置におけるテスト・モード時におい
て、当該半導体装置内部に設けられるテスト信号生成手
段により生成することにより、半導体装置における入出
力端子数を削減することができることは云うまでもな
い。
【００１５】
【発明の効果】以上説明したように、本発明は、パルス
発生回路を含む半導体装置に適用されて、当該パルス発
生回路より出力されるパルス信号をラッチするフリップ
フロップに、当該パルス信号を強制的にセット・リセッ
トする機能を付与することにより、バーンインを行う場
合等において、ストレス印加の加速試験時に短期間にお
いてストレスをかけることができるという効果がある。
発生回路を含む半導体装置に適用されて、当該パルス発
生回路より出力されるパルス信号をラッチするフリップ
フロップに、当該パルス信号を強制的にセット・リセッ
トする機能を付与することにより、バーンインを行う場
合等において、ストレス印加の加速試験時に短期間にお
いてストレスをかけることができるという効果がある。
【図１】本発明の第１の実施例を示すブロック図であ
る。
る。
【図２】第１の実施例の動作を示すタイミング図であ
る。
る。
【図３】本発明の第２の実施例を示すブロック図であ
る。
る。
【図４】従来例を示すブロック図である。
１ カウンタ ２ デコーダ ３ パルス発生器 ４ セット・リセット付Ｄ型フリップフロップ ５、６ ＮＡＮＤ回路 ７ セット付Ｄ型フリップフロップ ８ Ｄ型フリップフロップ
Claims (2)
- 【請求項１】 所定のクロック信号をカウント・アップ
またはカウント・ダウンして、ｎ（正整数）ビットのデ
ジタル信号を出力するカウンタと、当該デジタル信号を
入力してデコードし、“Ｈ”レベルまたは“Ｌ”レベル
のデータ信号を出力するデコーダとにより形成されるパ
ルス発生回路と、 前記パルス発生回路より出力されるデータ信号をラッチ
するとともに、前記クロック信号および所定のテスト信
号を受けて、当該データ信号を強制的にセットまたはリ
セットする機能を有するＤ型フリップフロップと、 をパルス発生手段として備えることを特徴とする半導体
装置。 - 【請求項２】 前記テスト信号が、当該半導体装置内に
含まれるテスト信号発生手段より供給される請求項１記
載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4080185A JP2827679B2 (ja) | 1992-04-02 | 1992-04-02 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4080185A JP2827679B2 (ja) | 1992-04-02 | 1992-04-02 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05322985A JPH05322985A (ja) | 1993-12-07 |
| JP2827679B2 true JP2827679B2 (ja) | 1998-11-25 |
Family
ID=13711312
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4080185A Expired - Lifetime JP2827679B2 (ja) | 1992-04-02 | 1992-04-02 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2827679B2 (ja) |
-
1992
- 1992-04-02 JP JP4080185A patent/JP2827679B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05322985A (ja) | 1993-12-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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