JP3134449B2 - シリアル・パラレル変換回路 - Google Patents
シリアル・パラレル変換回路Info
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M9/00—Parallel/series conversion or vice versa
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Communication Control (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、シリアル・パラレル変
換回路に関し、特に外部よりシリアルにデータを入力し
て、入力した全データをパラレルに出力するシリアル・
パラレル変換回路に関する。
換回路に関し、特に外部よりシリアルにデータを入力し
て、入力した全データをパラレルに出力するシリアル・
パラレル変換回路に関する。
【０００２】
【従来の技術】従来のシリアル・パラレル変換回路とし
ては、デジタル信号におけるシリアル信号を入力しパラ
レル信号に変換して出力する回路として、図３に示すよ
うなシフトレジスタが知られている。図３に示すように
従来のシリアル・パラレル変換回路は、ｎビットのシフ
トレジスタであり、ｎ個のマスタスレーブ型Ｄフリップ
フロップであるフリップフロップＦ１〜Ｆｎの縦続接続
回路からなり、それらフリップフロップＦ１〜Ｆｎのク
ロック端子Ｃには共通にシリアルクロック入力端子ＣＫ
が接続されている。
ては、デジタル信号におけるシリアル信号を入力しパラ
レル信号に変換して出力する回路として、図３に示すよ
うなシフトレジスタが知られている。図３に示すように
従来のシリアル・パラレル変換回路は、ｎビットのシフ
トレジスタであり、ｎ個のマスタスレーブ型Ｄフリップ
フロップであるフリップフロップＦ１〜Ｆｎの縦続接続
回路からなり、それらフリップフロップＦ１〜Ｆｎのク
ロック端子Ｃには共通にシリアルクロック入力端子ＣＫ
が接続されている。
【０００３】マスタスレーブ型Ｄフリップフロップは、
クロック端子Ｃに供給されるクロックが“ハイ”の期間
において入力端子Ｄよりデータを内部に取り込み、クロ
ック端子Ｃに供給されるクロックが“ロー”に変化する
と入力端子Ｄより取り込んだデータをラッチすると共に
このデータを出力端子Ｑより出力する。そして、複数の
マスタスレーブ型Ｄフリップフロップを縦続接続した場
合は、前段のフリップフロップにおける出力端子Ｑより
出力されたデータをクロックが立ち下がったときに後段
のフリップフロップにおける出力端子Ｑより出力する。
つまり、クロックに同期して前段のフリップフロップの
出力データを後段のフリップフロップの出力にシフトさ
せる。
クロック端子Ｃに供給されるクロックが“ハイ”の期間
において入力端子Ｄよりデータを内部に取り込み、クロ
ック端子Ｃに供給されるクロックが“ロー”に変化する
と入力端子Ｄより取り込んだデータをラッチすると共に
このデータを出力端子Ｑより出力する。そして、複数の
マスタスレーブ型Ｄフリップフロップを縦続接続した場
合は、前段のフリップフロップにおける出力端子Ｑより
出力されたデータをクロックが立ち下がったときに後段
のフリップフロップにおける出力端子Ｑより出力する。
つまり、クロックに同期して前段のフリップフロップの
出力データを後段のフリップフロップの出力にシフトさ
せる。
【０００４】従って、図３に示す従来のシリアル・パラ
レル変換回路は、クロックをｎ個入力することにより、
端子ＩＮに与えられたデータを次々とシフトさせて出力
端子Ｑ１〜Ｑｎにセットすることができるので、出力端
子Ｑ１〜Ｑｎ及び反転出力端子Ｑ'１〜Ｑ'ｎからパラレ
ルの出力信号を出力することができる。
レル変換回路は、クロックをｎ個入力することにより、
端子ＩＮに与えられたデータを次々とシフトさせて出力
端子Ｑ１〜Ｑｎにセットすることができるので、出力端
子Ｑ１〜Ｑｎ及び反転出力端子Ｑ'１〜Ｑ'ｎからパラレ
ルの出力信号を出力することができる。
【０００５】
【発明が解決しようとする課題】しかしながら、上述し
た従来のシリアル・パラレル変換回路では、構成に必要
な素子の数が多くなってしまうという問題点がある。こ
れは、マスタスレーブ型Ｄフリップフロップは、２入力
ＮＡＮＤゲートを１個のゲート回路として６個のゲート
回路で構成されているため、例えば２５６ビットのシリ
アル・パラレル変換回路を構成しようとすると１５３６
個のゲート回路が必要となってしまう。
た従来のシリアル・パラレル変換回路では、構成に必要
な素子の数が多くなってしまうという問題点がある。こ
れは、マスタスレーブ型Ｄフリップフロップは、２入力
ＮＡＮＤゲートを１個のゲート回路として６個のゲート
回路で構成されているため、例えば２５６ビットのシリ
アル・パラレル変換回路を構成しようとすると１５３６
個のゲート回路が必要となってしまう。
【０００６】一方、近年においてマイクロコンピュータ
等を用いて装置内の各ＩＣにシリアルデータを送りそれ
ら各ＩＣの状態を設定するという方式がＤＤＢバスをは
じめ広く用いられている。このようなシリアルデータを
受ける側では、必要分だけシリアルデータを受け取り、
かつ内部回路をパラレルに制御するためにシリアル・パ
ラレル変換回路が必要であり、上述のシフトレジスタが
用いられている。従って、従来のシリアル・パラレル変
換回路を用いた上述のような方式の装置では、構成に必
要な素子の数が多くなってしまい、装置の外形の大型化
及び消費電力の増大を招いてしまうという問題点があ
る。
等を用いて装置内の各ＩＣにシリアルデータを送りそれ
ら各ＩＣの状態を設定するという方式がＤＤＢバスをは
じめ広く用いられている。このようなシリアルデータを
受ける側では、必要分だけシリアルデータを受け取り、
かつ内部回路をパラレルに制御するためにシリアル・パ
ラレル変換回路が必要であり、上述のシフトレジスタが
用いられている。従って、従来のシリアル・パラレル変
換回路を用いた上述のような方式の装置では、構成に必
要な素子の数が多くなってしまい、装置の外形の大型化
及び消費電力の増大を招いてしまうという問題点があ
る。
【０００７】本発明はかかる問題点に鑑みてなされたも
のであって、構成するのに必要となるゲート回路の数を
少なくすることができるシリアル・パラレル変換回路を
提供することを目的とする。
のであって、構成するのに必要となるゲート回路の数を
少なくすることができるシリアル・パラレル変換回路を
提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明に係るシリアル・
パラレル変換回路は、アドレッシングが可能なレジスタ
ブロックと、シリアルクロックに同期して生成されたア
ドレスデータを入力しこのアドレスデータに応じて前記
レジスタブロック中のレジスタを選択すると共に選択さ
れたレジスタにシリアルデータを格納するデコーダとを
有し、前記レジスタブロックはその出力として各レジス
タの出力をパラレルデータとして出力するものであり、
前記レジスタは、セット信号が入力される第１のＮＡＮ
Ｄゲートと、この第１のＮＡＮＤゲートの出力が入力さ
れる第２のＮＡＮＤゲートと、この第２のＮＡＮＤゲー
トの出力と負論理のリセット信号が入力される第３のＮ
ＡＮＤゲートと、を有し、前記第２のＮＡＮＤゲートの
出力が前記レジスタの出力端子に接続され、前記第３の
ＮＡＮＤゲートの出力が前記レジスタの反転出力端子に
接続されると共に、前記第２のＮＡＮＤゲートの他方の
入力端子に接続されていることを特徴とする。また、本
発明に係る他のシリアル・パラレル変換回路は、データ
入力端子を備えアドレッシングが可能なレジスタブロッ
クと、シリアルクロックに同期して生成されたアドレス
データを入力しこのアドレスデータに応じて前記レジス
タブロック中のレジスタを選択するデコーダとを有し、
前記レジスタブロックは前記デコーダにより選択された
レジスタのデータ入力端子に印加されているシリアルデ
ータを格納すると共に各レジスタの出力をパラレルデー
タとして出力するものであり、前記レジスタは、セット
信号及びデータ信号が入力される第１のＮＡＮＤゲート
と、セット信号及び反転されたデータ信号が入力される
第２のＮＡＮＤゲートと、前記第１のＮＡＮＤゲートの
出力が入力される第３のＮＡＮＤゲートと、この第３の
ＮＡＮＤゲートの出力及び前記第２のＮＡＮＤゲートの
出力が入力される第４のＮＡＮＤゲートと、を有し、前
記第３のＮＡＮＤゲートの出力が前記レジスタの出力端
子に接続され、前記第４のＮＡＮＤゲートの出力が前記
レジスタの反転出力端子に接続されると共に前記第３の
ＮＡＮＤゲートの入力端子に接続されていることを特徴
とする。
パラレル変換回路は、アドレッシングが可能なレジスタ
ブロックと、シリアルクロックに同期して生成されたア
ドレスデータを入力しこのアドレスデータに応じて前記
レジスタブロック中のレジスタを選択すると共に選択さ
れたレジスタにシリアルデータを格納するデコーダとを
有し、前記レジスタブロックはその出力として各レジス
タの出力をパラレルデータとして出力するものであり、
前記レジスタは、セット信号が入力される第１のＮＡＮ
Ｄゲートと、この第１のＮＡＮＤゲートの出力が入力さ
れる第２のＮＡＮＤゲートと、この第２のＮＡＮＤゲー
トの出力と負論理のリセット信号が入力される第３のＮ
ＡＮＤゲートと、を有し、前記第２のＮＡＮＤゲートの
出力が前記レジスタの出力端子に接続され、前記第３の
ＮＡＮＤゲートの出力が前記レジスタの反転出力端子に
接続されると共に、前記第２のＮＡＮＤゲートの他方の
入力端子に接続されていることを特徴とする。また、本
発明に係る他のシリアル・パラレル変換回路は、データ
入力端子を備えアドレッシングが可能なレジスタブロッ
クと、シリアルクロックに同期して生成されたアドレス
データを入力しこのアドレスデータに応じて前記レジス
タブロック中のレジスタを選択するデコーダとを有し、
前記レジスタブロックは前記デコーダにより選択された
レジスタのデータ入力端子に印加されているシリアルデ
ータを格納すると共に各レジスタの出力をパラレルデー
タとして出力するものであり、前記レジスタは、セット
信号及びデータ信号が入力される第１のＮＡＮＤゲート
と、セット信号及び反転されたデータ信号が入力される
第２のＮＡＮＤゲートと、前記第１のＮＡＮＤゲートの
出力が入力される第３のＮＡＮＤゲートと、この第３の
ＮＡＮＤゲートの出力及び前記第２のＮＡＮＤゲートの
出力が入力される第４のＮＡＮＤゲートと、を有し、前
記第３のＮＡＮＤゲートの出力が前記レジスタの出力端
子に接続され、前記第４のＮＡＮＤゲートの出力が前記
レジスタの反転出力端子に接続されると共に前記第３の
ＮＡＮＤゲートの入力端子に接続されていることを特徴
とする。
【０００９】
【作用】本発明に係るシリアル・パラレル変換回路にお
いては、複数のレジスタブロックは、２個のゲートで構
成することができるフリップフロップ回路と、１個のゲ
ートで構成することができるフリップフロップ回路選択
用のゲート回路とで夫々構成され、アドレスデコーダ
は、入力したアドレスデータに基づいて、マトリクス状
に接続された複数のレジスタブロックの内から１つのレ
ジスタブロックを選択して、入力したシリアルデータを
その選択したレジスタブロックにセットすることができ
る。これにより、本発明に係るシリアル・パラレル変換
回路は、入力したシリアルデータを複数のレジスタブロ
ックで保持してこの保持したデータを複数のレジスタブ
ロックからパラレルに出力することができて、構成する
のに必要となるゲート回路の数を少なくすることができ
る。
いては、複数のレジスタブロックは、２個のゲートで構
成することができるフリップフロップ回路と、１個のゲ
ートで構成することができるフリップフロップ回路選択
用のゲート回路とで夫々構成され、アドレスデコーダ
は、入力したアドレスデータに基づいて、マトリクス状
に接続された複数のレジスタブロックの内から１つのレ
ジスタブロックを選択して、入力したシリアルデータを
その選択したレジスタブロックにセットすることができ
る。これにより、本発明に係るシリアル・パラレル変換
回路は、入力したシリアルデータを複数のレジスタブロ
ックで保持してこの保持したデータを複数のレジスタブ
ロックからパラレルに出力することができて、構成する
のに必要となるゲート回路の数を少なくすることができ
る。
【００１０】
【実施例】次に、本発明の実施例について添付の図面を
参照して説明する。
参照して説明する。
【００１１】図１（ａ）は、本発明の第１の実施例に係
るシリアル・パラレル変換回路に用いるＲ−Ｓレジスタ
を示す回路図である。図１（ａ）に示すようにＮＡＮＤ
ゲートＧ１の一方の入力端子にはセット信号入力端子Ｓ
０が接続され、ＮＡＮＤゲートＧ１の他方の入力端子に
はセット信号入力端子Ｓ１が接続され、ＮＡＮＤゲート
Ｇ１の出力端子にはＮＡＮＤゲートＧ２の一方の入力端
子が接続されている。ＮＡＮＤゲートＧ２の他方の入力
端子にはＮＡＮＤゲートＧ３の出力端子と共に反転出力
端子Ｑ'が接続され、ＮＡＮＤゲートＧ２の出力端子に
はＮＡＮＤゲートＧ３の一方の入力端子と共に出力端子
Ｑが接続されている。ＮＡＮＤゲートＧ３の他方の入力
端子には負論理のリセット端子Ｒ'が接続されている。
るシリアル・パラレル変換回路に用いるＲ−Ｓレジスタ
を示す回路図である。図１（ａ）に示すようにＮＡＮＤ
ゲートＧ１の一方の入力端子にはセット信号入力端子Ｓ
０が接続され、ＮＡＮＤゲートＧ１の他方の入力端子に
はセット信号入力端子Ｓ１が接続され、ＮＡＮＤゲート
Ｇ１の出力端子にはＮＡＮＤゲートＧ２の一方の入力端
子が接続されている。ＮＡＮＤゲートＧ２の他方の入力
端子にはＮＡＮＤゲートＧ３の出力端子と共に反転出力
端子Ｑ'が接続され、ＮＡＮＤゲートＧ２の出力端子に
はＮＡＮＤゲートＧ３の一方の入力端子と共に出力端子
Ｑが接続されている。ＮＡＮＤゲートＧ３の他方の入力
端子には負論理のリセット端子Ｒ'が接続されている。
【００１２】ここで、図１（ａ）に示すＲ−Ｓレジスタ
は、ＮＡＮＤゲートＧ２及びＧ３が一般的なＲ−Ｓフリ
ップフロップを構成しており、このＲ−Ｓフリップフロ
ップのセット信号入力側にＮＡＮＤゲートＧ１が設けら
れており、セット信号入力端子Ｓ０及びＳ１から入力す
るセット信号によってＲ−Ｓフリップフロップをセレク
トする。
は、ＮＡＮＤゲートＧ２及びＧ３が一般的なＲ−Ｓフリ
ップフロップを構成しており、このＲ−Ｓフリップフロ
ップのセット信号入力側にＮＡＮＤゲートＧ１が設けら
れており、セット信号入力端子Ｓ０及びＳ１から入力す
るセット信号によってＲ−Ｓフリップフロップをセレク
トする。
【００１３】図１（ｂ）は、本発明の第１の実施例に係
るシリアル・パラレル変換回路を示す回路図である。図
１（ｂ）に示すシリアル・パラレル変換回路は、１６段
のシリアル・パラレル変換回路となっており、レジスタ
ブロックＦ００〜Ｆ３３の１６個のレジスタブロック
は、図１（ａ）に示すＲ−Ｓレジスタで夫々構成されて
いて、その各レジスタブロックの出力端子Ｑ及び反転出
力端子Ｑ'から本シリアル・パラレル変換回路の各出力
が得られる。また、本第１の実施例に係るシリアル・パ
ラレル変換回路は、シリアルクロック入力端子ＣＫより
シリアルクロックを入力し、データ入力端子Ｄよりシリ
アルデータを入力し、リセット入力端子Ｒ'よりリセッ
ト信号を入力する。更に、本第１の実施例に係るシリア
ル・パラレル変換回路は、シリアルクロック及びリセッ
ト信号を入力しそのシリアルクロックを積算して出力す
るカウンタＫ１と、デコーダＧ４及びＧ５よりなるアド
レスデコーダを有している。
るシリアル・パラレル変換回路を示す回路図である。図
１（ｂ）に示すシリアル・パラレル変換回路は、１６段
のシリアル・パラレル変換回路となっており、レジスタ
ブロックＦ００〜Ｆ３３の１６個のレジスタブロック
は、図１（ａ）に示すＲ−Ｓレジスタで夫々構成されて
いて、その各レジスタブロックの出力端子Ｑ及び反転出
力端子Ｑ'から本シリアル・パラレル変換回路の各出力
が得られる。また、本第１の実施例に係るシリアル・パ
ラレル変換回路は、シリアルクロック入力端子ＣＫより
シリアルクロックを入力し、データ入力端子Ｄよりシリ
アルデータを入力し、リセット入力端子Ｒ'よりリセッ
ト信号を入力する。更に、本第１の実施例に係るシリア
ル・パラレル変換回路は、シリアルクロック及びリセッ
ト信号を入力しそのシリアルクロックを積算して出力す
るカウンタＫ１と、デコーダＧ４及びＧ５よりなるアド
レスデコーダを有している。
【００１４】次に、上述の如く構成された本第１の実施
例に係るシリアル・パラレル変換回路の動作について説
明する。先ず、初期設定として、“ロー”レベルのリセ
ット信号をリセット入力端子Ｒ'に与えてレジスタブロ
ックＦ００〜Ｆ３３及びカウンタＫ１をリセットし、次
にリセット入力端子Ｒ'を“ハイ”レベルにしてリセッ
トを解除しておく。そして、シリアルクロックがシリア
ルクロック入力端子ＣＫより入力されると、これに応じ
てカウンタＫ１は、そのシリアルクロックを積算して２
進数の換算値としこの２進数の換算値における上位２ビ
ットをデコーダＧ４に、下位２ビットをデコーダＧ５に
夫々出力する。デコーダＧ４及びＧ５は、カウンタＫ１
より出力された２進数の換算値に基づいてレジスタブロ
ックＦ００〜Ｆ３３の内から１個のレジスタブロックを
選択してデータをセットする。
例に係るシリアル・パラレル変換回路の動作について説
明する。先ず、初期設定として、“ロー”レベルのリセ
ット信号をリセット入力端子Ｒ'に与えてレジスタブロ
ックＦ００〜Ｆ３３及びカウンタＫ１をリセットし、次
にリセット入力端子Ｒ'を“ハイ”レベルにしてリセッ
トを解除しておく。そして、シリアルクロックがシリア
ルクロック入力端子ＣＫより入力されると、これに応じ
てカウンタＫ１は、そのシリアルクロックを積算して２
進数の換算値としこの２進数の換算値における上位２ビ
ットをデコーダＧ４に、下位２ビットをデコーダＧ５に
夫々出力する。デコーダＧ４及びＧ５は、カウンタＫ１
より出力された２進数の換算値に基づいてレジスタブロ
ックＦ００〜Ｆ３３の内から１個のレジスタブロックを
選択してデータをセットする。
【００１５】例えば、シリアルクロックが５パルス入力
されると、カウンタＫ１の積算値は“６”となり、その
カウンタＫ１の出力端子Ａ及びＣが“ハイ”になる。こ
れにより、デコーダＧ４は、“２”が入力されたことに
なるので、デコーダＧ４の出力端子の内で出力端子Ｙ２
のみが“ハイ”になる。一方、デコーダＧ５は、“１”
が入力されたことになるので、データ入力端子Ｄが“ハ
イ”であるならデコーダＧ５の出力端子の内で出力端子
Ｙ１のみが“ハイ”になる。こうして、デコーダＧ４及
びＧ５の出力により、レジスタブロックＦ００〜Ｆ３３
の内でレジスタブロックＦ１２のデータ入力端子Ｓ０及
びＳ１のみが共に“ハイ”になるため、レジスタブロッ
クＦ１２のみがデータをセットされる。ここで、データ
入力端子Ｄが“ロー”である場合は、デコーダＧ５の出
力はレジスタブロックＦ００〜Ｆ３３の内でどのレジス
タブロックも選択しないので、レジスタブロックＦ１２
もデータがセットされることはない。
されると、カウンタＫ１の積算値は“６”となり、その
カウンタＫ１の出力端子Ａ及びＣが“ハイ”になる。こ
れにより、デコーダＧ４は、“２”が入力されたことに
なるので、デコーダＧ４の出力端子の内で出力端子Ｙ２
のみが“ハイ”になる。一方、デコーダＧ５は、“１”
が入力されたことになるので、データ入力端子Ｄが“ハ
イ”であるならデコーダＧ５の出力端子の内で出力端子
Ｙ１のみが“ハイ”になる。こうして、デコーダＧ４及
びＧ５の出力により、レジスタブロックＦ００〜Ｆ３３
の内でレジスタブロックＦ１２のデータ入力端子Ｓ０及
びＳ１のみが共に“ハイ”になるため、レジスタブロッ
クＦ１２のみがデータをセットされる。ここで、データ
入力端子Ｄが“ロー”である場合は、デコーダＧ５の出
力はレジスタブロックＦ００〜Ｆ３３の内でどのレジス
タブロックも選択しないので、レジスタブロックＦ１２
もデータがセットされることはない。
【００１６】このように、本第１の実施例に係るシリア
ル・パラレル変換回路は、入力したシリアルクロックの
順にかつデータの値に応じてレジスタブロックＦ００〜
Ｆ３３をセットするか又はリセットのままにしておき、
そのレジスタブロックＦ００〜Ｆ３３の出力端子Ｑ及び
Ｑ'よりデータを一括してパラレルに出力することがで
きる。従って、本第１の実施例に係るシリアル・パラレ
ル変換回路は、各レジスタブロックが３個のＮＡＮＤゲ
ートのみで構成することができるため、従来のシリアル
・パラレル変換回路より構成するのに必要となるゲート
回路の数を少なくすることができる。
ル・パラレル変換回路は、入力したシリアルクロックの
順にかつデータの値に応じてレジスタブロックＦ００〜
Ｆ３３をセットするか又はリセットのままにしておき、
そのレジスタブロックＦ００〜Ｆ３３の出力端子Ｑ及び
Ｑ'よりデータを一括してパラレルに出力することがで
きる。従って、本第１の実施例に係るシリアル・パラレ
ル変換回路は、各レジスタブロックが３個のＮＡＮＤゲ
ートのみで構成することができるため、従来のシリアル
・パラレル変換回路より構成するのに必要となるゲート
回路の数を少なくすることができる。
【００１７】次に、本発明の第２の実施例について添付
の図面を参照して説明する。図２（ａ）は、本第２の実
施例に係るシリアル・パラレル変換回路に用いるＲ−Ｓ
レジスタを示す回路図であり、図２（ｂ）は、本第２の
実施例に係るシリアル・パラレル変換回路を示す回路図
である。図２（ａ）及び（ｂ）において、上述の図１
（ａ）及び（ｂ）で示す第１の実施例と同機能の構成要
素については、同一符号を付して説明を省略する。
の図面を参照して説明する。図２（ａ）は、本第２の実
施例に係るシリアル・パラレル変換回路に用いるＲ−Ｓ
レジスタを示す回路図であり、図２（ｂ）は、本第２の
実施例に係るシリアル・パラレル変換回路を示す回路図
である。図２（ａ）及び（ｂ）において、上述の図１
（ａ）及び（ｂ）で示す第１の実施例と同機能の構成要
素については、同一符号を付して説明を省略する。
【００１８】図２（ａ）に示すＲ−Ｓレジスタにおい
て、図１（ａ）の示すＲ−Ｓレジスタと異なる構成部分
は、リセット入力端子Ｒ'がなくなり、かわりにデータ
入力端子Ｄと３入力ＮＡＮＤゲートＧ６とインバータＧ
６とが追加された部分である。これにより、図２（ａ）
に示すＲ−Ｓレジスタは、セット信号入力端子Ｓ０及び
Ｓ１が共に“ハイ”にされてこのＲ−Ｓレジスタが選択
されると、データ入力端子Ｄに印加するデータによりセ
ットすることもリセットすることも可能となる。
て、図１（ａ）の示すＲ−Ｓレジスタと異なる構成部分
は、リセット入力端子Ｒ'がなくなり、かわりにデータ
入力端子Ｄと３入力ＮＡＮＤゲートＧ６とインバータＧ
６とが追加された部分である。これにより、図２（ａ）
に示すＲ−Ｓレジスタは、セット信号入力端子Ｓ０及び
Ｓ１が共に“ハイ”にされてこのＲ−Ｓレジスタが選択
されると、データ入力端子Ｄに印加するデータによりセ
ットすることもリセットすることも可能となる。
【００１９】図２（ｂ）は、図２（ａ）に示すＲ−Ｓレ
ジスタをレジスタブロックＦ４０〜Ｆ７３の各レジスタ
ブロックとして用いた本第２の実施例に係るシリアル・
パラレル変換回路であり、本シリアル・パラレル変換回
路のデータ入力端子Ｄは、レジスタブロックＦ４０〜Ｆ
７３の各データ入力端子Ｄに接続されおり、カウンタＫ
１のリセット入力端子Ｒ'には本シリアル・パラレル変
換回路のリセット入力端子Ｒ'が接続されていて、他の
構成は図１（ｂ）に示す第１の実施例に係るシリアル・
パラレル変換回路と同様である。
ジスタをレジスタブロックＦ４０〜Ｆ７３の各レジスタ
ブロックとして用いた本第２の実施例に係るシリアル・
パラレル変換回路であり、本シリアル・パラレル変換回
路のデータ入力端子Ｄは、レジスタブロックＦ４０〜Ｆ
７３の各データ入力端子Ｄに接続されおり、カウンタＫ
１のリセット入力端子Ｒ'には本シリアル・パラレル変
換回路のリセット入力端子Ｒ'が接続されていて、他の
構成は図１（ｂ）に示す第１の実施例に係るシリアル・
パラレル変換回路と同様である。
【００２０】本第２の実施例に係るシリアル・パラレル
変換回路の動作は、第１の実施例の動作と同様な動作を
するが、各レジスタブロックのリセット入力端子Ｒ'が
データ入力端子Ｄに接続されているので、任意のレジス
タブロックのみをセット及びリセットすることができ
る。また、カウンタＫ１をプリセッタブルなタイプにす
ること等により、必要なデータのみを必要なレジスタブ
ロックのみに取り込んだり、必要なデータをオーバレイ
してあたかもソフトウェアレジスタのように用いること
ができる。第１の実施例に係るシリアル・パラレル変換
回路では、各レジスタブロックＦ００〜Ｆ３３のリセッ
ト入力端子Ｒ'には共通にシリアル・パラレル変換回路
のリセット入力端子Ｒが接続されているので、レジスタ
ブロックＦ００〜Ｆ３３は一斉にリセットをかけること
はでるが個々のレジスタブロックのみをリセットするこ
とはできない。
変換回路の動作は、第１の実施例の動作と同様な動作を
するが、各レジスタブロックのリセット入力端子Ｒ'が
データ入力端子Ｄに接続されているので、任意のレジス
タブロックのみをセット及びリセットすることができ
る。また、カウンタＫ１をプリセッタブルなタイプにす
ること等により、必要なデータのみを必要なレジスタブ
ロックのみに取り込んだり、必要なデータをオーバレイ
してあたかもソフトウェアレジスタのように用いること
ができる。第１の実施例に係るシリアル・パラレル変換
回路では、各レジスタブロックＦ００〜Ｆ３３のリセッ
ト入力端子Ｒ'には共通にシリアル・パラレル変換回路
のリセット入力端子Ｒが接続されているので、レジスタ
ブロックＦ００〜Ｆ３３は一斉にリセットをかけること
はでるが個々のレジスタブロックのみをリセットするこ
とはできない。
【００２１】従って、本第２の実施例に係るシリアル・
パラレル変換回路は、構成するのに必要となるゲート回
路の数を少なくすることができて、かつ、任意のレジス
タブロックのみをセット及びリセットすることができ
る。
パラレル変換回路は、構成するのに必要となるゲート回
路の数を少なくすることができて、かつ、任意のレジス
タブロックのみをセット及びリセットすることができ
る。
【００２２】なお、上述の第１及び第２の実施例では、
シリアル・パラレル変換回路を構成するレジスタブロッ
クとしてＲ−Ｓレジスタを用いているが、Ｔフリッピフ
ロップ，Ｄラッチ及びＪＫフリッピフロップ等をレジス
タブロックとして用いることができ、また、各レジスタ
ブロックのアドレスデコーダとしてＮＡＮＤゲート及び
ＮＯＲゲート等を用いることもできる。また、上述の第
１及び第２の実施例では、４×４＝１６個のレジスタブ
ロックを有しているが、同様の方法で８×８＝６４個，
８×１６＝１２８個及び１６×１６＝２５６個のレジス
タブロック等を用いて設計してもよい。
シリアル・パラレル変換回路を構成するレジスタブロッ
クとしてＲ−Ｓレジスタを用いているが、Ｔフリッピフ
ロップ，Ｄラッチ及びＪＫフリッピフロップ等をレジス
タブロックとして用いることができ、また、各レジスタ
ブロックのアドレスデコーダとしてＮＡＮＤゲート及び
ＮＯＲゲート等を用いることもできる。また、上述の第
１及び第２の実施例では、４×４＝１６個のレジスタブ
ロックを有しているが、同様の方法で８×８＝６４個，
８×１６＝１２８個及び１６×１６＝２５６個のレジス
タブロック等を用いて設計してもよい。
【００２３】
【発明の効果】以上説明したように本発明に係るシリア
ル・パラレル変換回路によれば、１つのデータを保持し
出力するレジスタブロックを３個のゲートで構成できる
ので、ゲート回路の数が少ないシリアル・パラレル変換
回路とすることができて、ペレットサイズ及び消費電力
の削減ができる。例えば、本発明に係るシリアル・パラ
レル変換回路は、カウンタを２４個のゲート，デコーダ
を１２個のゲート，レジスタブロックを３×１６＝４８
個のゲートで構成すると、合計で８４個のゲートが必要
となるが、従来のシリアル・パラレル変換回路では、レ
ジスタブロックだけで６×１６＝９６個のゲートが必要
となる。
ル・パラレル変換回路によれば、１つのデータを保持し
出力するレジスタブロックを３個のゲートで構成できる
ので、ゲート回路の数が少ないシリアル・パラレル変換
回路とすることができて、ペレットサイズ及び消費電力
の削減ができる。例えば、本発明に係るシリアル・パラ
レル変換回路は、カウンタを２４個のゲート，デコーダ
を１２個のゲート，レジスタブロックを３×１６＝４８
個のゲートで構成すると、合計で８４個のゲートが必要
となるが、従来のシリアル・パラレル変換回路では、レ
ジスタブロックだけで６×１６＝９６個のゲートが必要
となる。
【００２４】特に、自らがシリアルクロックを発生する
機能を有するＩＣにおいては、本発明に係るシリアル・
パラレル変換回路のカウンタ部はそのシリアルクロック
を発生する部分と兼用することができるので、この分が
実質的に更に削減できる。
機能を有するＩＣにおいては、本発明に係るシリアル・
パラレル変換回路のカウンタ部はそのシリアルクロック
を発生する部分と兼用することができるので、この分が
実質的に更に削減できる。
【００２５】本発明に係るシリアル・パラレル変換回路
は、構成要素のＲ−Ｓフリップフロップを実際に必要な
分、例えば５０個のみを配置することもでき、このよう
にすると更にゲートの数を削減することができる。これ
は、特にレジスタブロックの数が多くなるほど効果が大
きくなり、例えば、レジスタブロックが２５６段の場合
は、従来は上述のとうり２５６×６＝１５３６個のゲー
トが必要であるが、本発明に係るシリアル・パラレル変
換回路によれば、Ｒ−Ｓフリップフロップ分の７６８ゲ
ートとカウンタ及びデコーダ分の１２４ゲートとの合計
８９２個のゲートで構成することができて、従来のシリ
アル・パラレル変換回路の５８％のゲート数で構成する
ことができる。
は、構成要素のＲ−Ｓフリップフロップを実際に必要な
分、例えば５０個のみを配置することもでき、このよう
にすると更にゲートの数を削減することができる。これ
は、特にレジスタブロックの数が多くなるほど効果が大
きくなり、例えば、レジスタブロックが２５６段の場合
は、従来は上述のとうり２５６×６＝１５３６個のゲー
トが必要であるが、本発明に係るシリアル・パラレル変
換回路によれば、Ｒ−Ｓフリップフロップ分の７６８ゲ
ートとカウンタ及びデコーダ分の１２４ゲートとの合計
８９２個のゲートで構成することができて、従来のシリ
アル・パラレル変換回路の５８％のゲート数で構成する
ことができる。
【図１】（ａ）は、本発明の第１の実施例に係るシリア
ル・パラレル変換回路に用いるＲ−Ｓレジスタを示す回
路図、（ｂ）は、本発明の第１の実施例に係るシリアル
・パラレル変換回路を示す回路図である。
ル・パラレル変換回路に用いるＲ−Ｓレジスタを示す回
路図、（ｂ）は、本発明の第１の実施例に係るシリアル
・パラレル変換回路を示す回路図である。
【図２】（ａ）は、本発明の第２の実施例に係るシリア
ル・パラレル変換回路に用いるＲ−Ｓレジスタを示す回
路図、（ｂ）は、本発明の第２の実施例に係るシリアル
・パラレル変換回路を示す回路図である。
ル・パラレル変換回路に用いるＲ−Ｓレジスタを示す回
路図、（ｂ）は、本発明の第２の実施例に係るシリアル
・パラレル変換回路を示す回路図である。
【図３】従来のシリアル・パラレル変換回路の一例を示
す回路図である。
す回路図である。
Ｆ００，Ｆ０１，Ｆ０２，Ｆ０３，Ｆ１０，Ｆ１１，Ｆ
１２，Ｆ１３，Ｆ２０，Ｆ２１，Ｆ２２，Ｆ２３，Ｆ３
０，Ｆ３１，Ｆ３２，Ｆ３３；レジスタブロック Ｇ１，Ｇ２，Ｇ３ ；ＮＡＮＤゲート Ｇ４，Ｇ５ ；デコーダ Ｋ１ ；カウンタ
１２，Ｆ１３，Ｆ２０，Ｆ２１，Ｆ２２，Ｆ２３，Ｆ３
０，Ｆ３１，Ｆ３２，Ｆ３３；レジスタブロック Ｇ１，Ｇ２，Ｇ３ ；ＮＡＮＤゲート Ｇ４，Ｇ５ ；デコーダ Ｋ１ ；カウンタ
Claims (2)
- 【請求項１】 アドレッシングが可能なレジスタブロッ
クと、シリアルクロックに同期して生成されたアドレス
データを入力しこのアドレスデータに応じて前記レジス
タブロック中のレジスタを選択すると共に選択されたレ
ジスタにシリアルデータを格納するデコーダとを有し、
前記レジスタブロックはその出力として各レジスタの出
力をパラレルデータとして出力するものであり、前記レ
ジスタは、セット信号が入力される第１のＮＡＮＤゲー
トと、この第１のＮＡＮＤゲートの出力が入力される第
２のＮＡＮＤゲートと、この第２のＮＡＮＤゲートの出
力と負論理のリセット信号が入力される第３のＮＡＮＤ
ゲートと、を有し、前記第２のＮＡＮＤゲートの出力が
前記レジスタの出力端子に接続され、前記第３のＮＡＮ
Ｄゲートの出力が前記レジスタの反転出力端子に接続さ
れると共に、前記第２のＮＡＮＤゲートの他方の入力端
子に接続されていることを特徴とするシリアル・パラレ
ル変換回路。 - 【請求項２】 データ入力端子を備えアドレッシングが
可能なレジスタブロックと、シリアルクロックに同期し
て生成されたアドレスデータを入力しこのアドレスデー
タに応じて前記レジスタブロック中のレジスタを選択す
るデコーダとを有し、前記レジスタブロックは前記デコ
ーダにより選択されたレジスタのデータ入力端子に印加
されているシリアルデータを格納すると共に各レジスタ
の出力をパラレルデータとして出力するものであり、前
記レジスタは、セット信号及びデータ信号が入力される
第１のＮＡＮＤゲートと、セット信号及び反転されたデ
ータ信号が入力される第２のＮＡＮＤゲートと、前記第
１のＮＡＮＤゲートの出力が入力される第３のＮＡＮＤ
ゲートと、この第３のＮＡＮＤゲートの出力及び前記第
２のＮＡＮＤゲートの出力が入力される第４のＮＡＮＤ
ゲートと、を有し、前記第３のＮＡＮＤゲートの出力が
前記レジスタの出力端子に接続され、前記第４のＮＡＮ
Ｄゲートの出力が前記レジスタの反転出力端子に接続さ
れると共に前記第３のＮＡＮＤゲートの入力端子に接続
されていることを特徴とするシリアル・パラレル変換回
路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04026984A JP3134449B2 (ja) | 1992-02-13 | 1992-02-13 | シリアル・パラレル変換回路 |
| US08/014,780 US5337050A (en) | 1992-02-13 | 1993-02-08 | Serial-to-parallel converter circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04026984A JP3134449B2 (ja) | 1992-02-13 | 1992-02-13 | シリアル・パラレル変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05227040A JPH05227040A (ja) | 1993-09-03 |
| JP3134449B2 true JP3134449B2 (ja) | 2001-02-13 |
Family
ID=12208433
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04026984A Expired - Fee Related JP3134449B2 (ja) | 1992-02-13 | 1992-02-13 | シリアル・パラレル変換回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5337050A (ja) |
| JP (1) | JP3134449B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4428545A1 (de) * | 1994-08-12 | 1996-02-15 | Philips Patentverwaltung | Schaltungsanordnung zur Umwandlung eines seriellen Datensignals in ein paralleles Datensignal |
| US5926120A (en) * | 1996-03-28 | 1999-07-20 | National Semiconductor Corporation | Multi-channel parallel to serial and serial to parallel conversion using a RAM array |
| JP4612139B2 (ja) * | 2000-02-08 | 2011-01-12 | 富士通セミコンダクター株式会社 | 入力回路及びその入力回路を利用する半導体装置 |
| CN1870442B (zh) * | 2005-05-26 | 2010-06-09 | 普诚科技股份有限公司 | 可集成化的串行数据译码器 |
| US20090039897A1 (en) * | 2007-08-10 | 2009-02-12 | Via Technologies, Inc. | Systems and Methods for Scan Chain Testing Using Analog Signals |
| CN110912549B (zh) * | 2019-12-05 | 2024-07-12 | 京东方科技集团股份有限公司 | 一种串并转换电路及其驱动方法、显示面板 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3823397A (en) * | 1970-05-07 | 1974-07-09 | Centronics Data Computer | Serial to parallel converter for binary signals of two different pulse widths |
| US4686691A (en) * | 1984-12-04 | 1987-08-11 | Burroughs Corporation | Multi-purpose register for data and control paths having different path widths |
| JPS61144128A (ja) * | 1984-12-18 | 1986-07-01 | Oki Electric Ind Co Ltd | シリアルデ−タ・デコ−ド回路 |
| US5146577A (en) * | 1989-04-10 | 1992-09-08 | Motorola, Inc. | Serial data circuit with randomly-accessed registers of different bit length |
| JP2900451B2 (ja) * | 1989-11-30 | 1999-06-02 | ソニー株式会社 | メモリ装置 |
-
1992
- 1992-02-13 JP JP04026984A patent/JP3134449B2/ja not_active Expired - Fee Related
-
1993
- 1993-02-08 US US08/014,780 patent/US5337050A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5337050A (en) | 1994-08-09 |
| JPH05227040A (ja) | 1993-09-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071201 Year of fee payment: 7 |
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Free format text: PAYMENT UNTIL: 20081201 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091201 Year of fee payment: 9 |
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