JPH0798685A - 集積回路 - Google Patents
集積回路Info
- Publication number
- JPH0798685A JPH0798685A JP5241899A JP24189993A JPH0798685A JP H0798685 A JPH0798685 A JP H0798685A JP 5241899 A JP5241899 A JP 5241899A JP 24189993 A JP24189993 A JP 24189993A JP H0798685 A JPH0798685 A JP H0798685A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- circuit
- control
- input
- polarity
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】
【構成】入出力信号極性制御回路１は、入力信号制御回
路と３、出力信号制御回路４と、シフトレジスタ回路５
とを有している。入力信号制御回路３は、入力信号１０
の極性を制御して制御入力信号１１を発生する。同様
に、出力信号制御回路４は、出力信号１２の極性を制御
して制御出力信号１３を発生する。シフトレジスタ回路
５は、入力信号１０および出力信号１２の極性を制御す
る入力制御信号１４および出力制御信号１５を発生す
る。 【効果】基板に実装された後でも、任意の入力信号およ
び出力信号の極性を個別に制御することができる。外部
に同様な回路を備えた場合に比べて、入力信号および出
力信号の極性の伝搬遅延時間を短くすることができ、基
板全体の消費電力も少なくすることができる。
路と３、出力信号制御回路４と、シフトレジスタ回路５
とを有している。入力信号制御回路３は、入力信号１０
の極性を制御して制御入力信号１１を発生する。同様
に、出力信号制御回路４は、出力信号１２の極性を制御
して制御出力信号１３を発生する。シフトレジスタ回路
５は、入力信号１０および出力信号１２の極性を制御す
る入力制御信号１４および出力制御信号１５を発生す
る。 【効果】基板に実装された後でも、任意の入力信号およ
び出力信号の極性を個別に制御することができる。外部
に同様な回路を備えた場合に比べて、入力信号および出
力信号の極性の伝搬遅延時間を短くすることができ、基
板全体の消費電力も少なくすることができる。
Description
【０００１】
【産業上の利用分野】本発明は集積回路に関し、特に入
力信号および出力信号の極性制御回路に関する。
力信号および出力信号の極性制御回路に関する。
【０００２】
【従来の技術】一般に、集積回路は、複数本の入力信号
および出力信号を持っている。入力信号は外部から供給
される信号であり、出力信号は集積回路の内部で生成さ
れて外部へ送出される信号である。通常、入力信号の極
性は外部から供給されてきた極性で内部に送られる。ま
た、出力信号の極性は内部で生成された極性で外部に送
出される。信号の極性を制御する回路として、特解昭５
５−２２８１６９号公報に示されるように、正・負の符
号ビット制御信号として、正または負の信号ビットを選
択的に反転させる回路がある。
および出力信号を持っている。入力信号は外部から供給
される信号であり、出力信号は集積回路の内部で生成さ
れて外部へ送出される信号である。通常、入力信号の極
性は外部から供給されてきた極性で内部に送られる。ま
た、出力信号の極性は内部で生成された極性で外部に送
出される。信号の極性を制御する回路として、特解昭５
５−２２８１６９号公報に示されるように、正・負の符
号ビット制御信号として、正または負の信号ビットを選
択的に反転させる回路がある。
【０００３】
【発明が解決しようとする課題】従来、集積回路におい
て、任意の入力信号あるいは出力信号の極性を制御する
必要があるとき、集積回路の内部あるいは外部に極性を
制御する回路を設けることになる。ところが、製造でマ
スク化された集積回路であると、内部に回路を設けるこ
とができない。このような場合は、集積回路の外部に極
性を制御する回路を設けることになる。
て、任意の入力信号あるいは出力信号の極性を制御する
必要があるとき、集積回路の内部あるいは外部に極性を
制御する回路を設けることになる。ところが、製造でマ
スク化された集積回路であると、内部に回路を設けるこ
とができない。このような場合は、集積回路の外部に極
性を制御する回路を設けることになる。
【０００４】しかし、外部に極性を制御する回路を設け
ることによって、さまざまな問題が発生する。例えば、
入力信号あるいは出力信号は外部の回路を経由すること
になるので、それだけ伝搬遅延時間が増してしまうこと
になる。さらに、回路を追加するため、基板上の回路の
集積度が悪くなり、基板全体の消費電力が増えてしま
う。
ることによって、さまざまな問題が発生する。例えば、
入力信号あるいは出力信号は外部の回路を経由すること
になるので、それだけ伝搬遅延時間が増してしまうこと
になる。さらに、回路を追加するため、基板上の回路の
集積度が悪くなり、基板全体の消費電力が増えてしま
う。
【０００５】また、従来の極性を制御する回路は、一本
の制御信号ですべての信号の極性を制御しているため、
個々の信号の極性を任意に制御することができない。
の制御信号ですべての信号の極性を制御しているため、
個々の信号の極性を任意に制御することができない。
【０００６】
【課題を解決するための手段】本発明による集積回路
は、入力信号の極性を制御する入力信号制御回路と、出
力信号の極性を制御する出力信号制御回路と、制御信号
を発生するシフトレジスタ回路とを有することを特徴と
する
は、入力信号の極性を制御する入力信号制御回路と、出
力信号の極性を制御する出力信号制御回路と、制御信号
を発生するシフトレジスタ回路とを有することを特徴と
する
【０００７】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【０００８】図１を参照すると、本発明の一実施例によ
る集積回路は、入出力信号極性制御回路１と、被制御回
路（集積回路の内部回路）２とから構成されている。
る集積回路は、入出力信号極性制御回路１と、被制御回
路（集積回路の内部回路）２とから構成されている。
【０００９】入出力信号極性制御回路１は、入力信号制
御回路と３、出力信号制御回路４と、シフトレジスタ回
路５とを有している。入力信号制御回路３は、入力信号
１０の極性を制御して制御入力信号１１を発生する。同
様に、出力信号制御回路４は、出力信号１２の極性を制
御して制御出力信号１３を発生する。シフトレジスタ回
路５は、入力信号１０および出力信号１２の極性を制御
する入力制御信号１４および出力制御信号１５を発生す
る。
御回路と３、出力信号制御回路４と、シフトレジスタ回
路５とを有している。入力信号制御回路３は、入力信号
１０の極性を制御して制御入力信号１１を発生する。同
様に、出力信号制御回路４は、出力信号１２の極性を制
御して制御出力信号１３を発生する。シフトレジスタ回
路５は、入力信号１０および出力信号１２の極性を制御
する入力制御信号１４および出力制御信号１５を発生す
る。
【００１０】入力信号１０、制御入力信号１１、出力信
号１２、制御出力信号１３、入力制御信号１４、および
出力制御信号１５はそれぞれ束線であり、それぞれの信
号線数は集積回路の入力信号および出力信号にしたがう
ものである。本実施例においては入力信号の信号線数は
ｍ本、出力信号の信号線数はｎ本とする。
号１２、制御出力信号１３、入力制御信号１４、および
出力制御信号１５はそれぞれ束線であり、それぞれの信
号線数は集積回路の入力信号および出力信号にしたがう
ものである。本実施例においては入力信号の信号線数は
ｍ本、出力信号の信号線数はｎ本とする。
【００１１】次に、各回路の動作について詳細に説明す
る。
る。
【００１２】図２は入力信号制御回路３の一部（１信号
線に対応）を示したものである。図２から分かるとお
り、入力信号制御回路の１信号線分は、一つの排他的論
理和回路２０から構成されるので、ｍ本の信号線を有す
る入力信号制御回路３は、ｍ個の排他的論理和回路２０
から構成されている。
線に対応）を示したものである。図２から分かるとお
り、入力信号制御回路の１信号線分は、一つの排他的論
理和回路２０から構成されるので、ｍ本の信号線を有す
る入力信号制御回路３は、ｍ個の排他的論理和回路２０
から構成されている。
【００１３】排他的論理和回路２０は、二つの入力信号
１０，１４の論理値が同じ論理値のとき出力には論理値
「０」の制御入力信号１１を出力し、異なるときには論
理値「１」の制御入力信号１１を出力する。すなわち、
入力制御信号１４の論理値が「０」のときには、入力信
号１０がそのままの極性で、制御入力信号１１として出
力される。また、入力制御信号１４の論理値が「１」の
ときには、入力信号１０の極性が反転された制御入力信
号１１が出力される。
１０，１４の論理値が同じ論理値のとき出力には論理値
「０」の制御入力信号１１を出力し、異なるときには論
理値「１」の制御入力信号１１を出力する。すなわち、
入力制御信号１４の論理値が「０」のときには、入力信
号１０がそのままの極性で、制御入力信号１１として出
力される。また、入力制御信号１４の論理値が「１」の
ときには、入力信号１０の極性が反転された制御入力信
号１１が出力される。
【００１４】したがって、ｍ本の信号線を有する入力信
号制御回路３へのｍ本の入力制御信号１４のうち、論理
値「０」である入力制御信号１４に対応する入力信号１
０はそのままの極性で制御入力信号１１として出力さ
れ、論理値「１」である入力制御信号１４に対応する入
力信号１０は極性が反転されて制御入力信号１１として
出力される。
号制御回路３へのｍ本の入力制御信号１４のうち、論理
値「０」である入力制御信号１４に対応する入力信号１
０はそのままの極性で制御入力信号１１として出力さ
れ、論理値「１」である入力制御信号１４に対応する入
力信号１０は極性が反転されて制御入力信号１１として
出力される。
【００１５】また、出力信号制御回路４は、信号線数が
ｍ本ではなくｎ本であることを除けば、入力信号制御回
路３と同様な構成を有する。すなわち、ｎ本の出力制御
信号１５のうち、論理値が「０」の場合、出力信号１２
の中の対応する信号はそのままの極性で制御出力信号１
３として出力され、出力制御信号１５のうち、論理値が
「１」の場合、出力信号１２の中の対応する信号は極性
がを反転されて制御出力信号１３として出力される。
ｍ本ではなくｎ本であることを除けば、入力信号制御回
路３と同様な構成を有する。すなわち、ｎ本の出力制御
信号１５のうち、論理値が「０」の場合、出力信号１２
の中の対応する信号はそのままの極性で制御出力信号１
３として出力され、出力制御信号１５のうち、論理値が
「１」の場合、出力信号１２の中の対応する信号は極性
がを反転されて制御出力信号１３として出力される。
【００１６】次にシフトレジスタ回路５について説明す
る。一般にシフトレジスタは、１ビットのデータを記憶
したフリップフロップが複数ビット数だけ並んでいて、
データが隣合うフリップフロップの間を一定の向きに同
時に１ビットずつ移動するレジスタである。ここで、４
ビットのシフトレジスタの例を図３に示す。フリップフ
ロップ３０に４ビットのシリアルデータ「０１０１」を
入力し、フリップフロップ３０，３１，３２，３３に共
通のクロックパルスを入力すると、その出力は図４のタ
イムチャートのようになる。これから分かるように、最
下位ビットのフリップフロップにシリアルデータを入力
し、フリップフロップの数だけシフトしたあと、全フリ
ップフロップからデータを取り出すことによって、シリ
アルデータをパラレルデータに変換する事ができる。シ
フトレジスタ回路５は、このようなｍ＋ｎビットのシフ
トレジスタで構成され、極性を制御するｍ＋ｎビットの
シリアル制御信号１６とｍ＋ｎ個のクロック信号１７を
入力することによって、ｍ本の入力制御信号１４とｎ本
の出力制御信号１５に変換する。
る。一般にシフトレジスタは、１ビットのデータを記憶
したフリップフロップが複数ビット数だけ並んでいて、
データが隣合うフリップフロップの間を一定の向きに同
時に１ビットずつ移動するレジスタである。ここで、４
ビットのシフトレジスタの例を図３に示す。フリップフ
ロップ３０に４ビットのシリアルデータ「０１０１」を
入力し、フリップフロップ３０，３１，３２，３３に共
通のクロックパルスを入力すると、その出力は図４のタ
イムチャートのようになる。これから分かるように、最
下位ビットのフリップフロップにシリアルデータを入力
し、フリップフロップの数だけシフトしたあと、全フリ
ップフロップからデータを取り出すことによって、シリ
アルデータをパラレルデータに変換する事ができる。シ
フトレジスタ回路５は、このようなｍ＋ｎビットのシフ
トレジスタで構成され、極性を制御するｍ＋ｎビットの
シリアル制御信号１６とｍ＋ｎ個のクロック信号１７を
入力することによって、ｍ本の入力制御信号１４とｎ本
の出力制御信号１５に変換する。
【００１７】このようにして、任意の入力信号と出力信
号の極性を制御することができる。
号の極性を制御することができる。
【００１８】
【発明の効果】以上説明したように、本発明において
は、集積回路の内部に入力信号および出力信号の極性を
任意に設定する回路を備えているため、基板に実装され
た後でも、任意の入力信号および出力信号の極性を個別
に制御することができ、外部に同様な回路を備えた場合
に比べて、入力信号および出力信号の極性の伝搬遅延時
間を短くすることができ、基板全体の消費電力も少なく
することができる。
は、集積回路の内部に入力信号および出力信号の極性を
任意に設定する回路を備えているため、基板に実装され
た後でも、任意の入力信号および出力信号の極性を個別
に制御することができ、外部に同様な回路を備えた場合
に比べて、入力信号および出力信号の極性の伝搬遅延時
間を短くすることができ、基板全体の消費電力も少なく
することができる。
【図１】本発明の一実施例のブロック図である。
【図２】図１に示した実施例における入力信号制御回路
３の一部を示す図である。
３の一部を示す図である。
【図３】４ビットのシフトレジスタの例を示す図であ
る。
る。
【図４】図３に示したシフトレジスタにおける信号のタ
イムチャートである。
イムチャートである。
１ 入出力信号極性制御回路 ２ 被制御回路 ３ 入力信号制御回路 ４ 出力信号制御回路 ５ シフトレジスタ回路 １０ 入力信号 １１ 制御入力信号 １２ 出力信号 １３ 出力信号 １４ 制御入力制御信号 １５ 出力制御信号 １６ シリアル制御信号 １７ クロック信号 ２０ 排他的論理和回路 ３０〜３３ フリップフロップ
Claims (3)
- 【請求項１】 入力信号あるいは出力信号の極性を制御
できる集積回路であって、入力信号の極性を制御する入
力信号制御回路と、出力信号の極性を制御する出力信号
制御回路と、制御信号を発生するシフトレジスタ回路と
を有することを特徴とする集積回路。 - 【請求項２】 前記入力信号制御回路が、排他的論理和
回路を有することを特徴とする請求項１記載の集積回
路。 - 【請求項３】 前記出力信号制御回路が、排他的論理和
回路を有することを特徴とする請求項１記載の集積回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5241899A JPH0798685A (ja) | 1993-09-29 | 1993-09-29 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5241899A JPH0798685A (ja) | 1993-09-29 | 1993-09-29 | 集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0798685A true JPH0798685A (ja) | 1995-04-11 |
Family
ID=17081214
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5241899A Withdrawn JPH0798685A (ja) | 1993-09-29 | 1993-09-29 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0798685A (ja) |
-
1993
- 1993-09-29 JP JP5241899A patent/JPH0798685A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20001226 |