JPS6339938B2 - - Google Patents
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- Publication number
- JPS6339938B2 JPS6339938B2 JP55048493A JP4849380A JPS6339938B2 JP S6339938 B2 JPS6339938 B2 JP S6339938B2 JP 55048493 A JP55048493 A JP 55048493A JP 4849380 A JP4849380 A JP 4849380A JP S6339938 B2 JPS6339938 B2 JP S6339938B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- input
- flip
- circuit
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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Links
- 238000010586 diagram Methods 0.000 description 4
- 230000003111 delayed effect Effects 0.000 description 2
- 239000000758 substrate Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M9/00—Parallel/series conversion or vice versa
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Communication Control (AREA)
Description
【発明の詳細な説明】
本発明はIC化に適したシリアルデータ制御回
路を提案したものである。
路を提案したものである。
直列入力並列出力形式のレジスタのうち、直列
入力データ系列の中から所要データを選択して他
の回路へ転送する回路としては第４図に示すもの
が公知である。第４図において４１は直列入力並
列出立型のシフトレジスタであつて、シリアルデ
ータSDがそのデータ入力端子に与えられるよう
にしてある。シフトレジスタ４１の並列出力端子
にはラツチ回路４２が接続されており、このラツ
チ回路４２を経て外部回路へのデータ転送が行わ
れるようになつている。４３はこれらのシフトレ
ジスタ４１及びラツチ回路４２と同一基板に形成
されたANDゲートであつて、第５図イ，ロ夫々
に示すクロツクパルスCK、イネーブル信号EN
を２入力としており、第５図ハに示す出力をシフ
トパルスSPとしてシフトレジスタ４１のクロツ
ク端子に与えるようにしてある。このような構成
としたことによりイネーブル信号ENが“Ｈ”レ
ベルである場合にのみシフトレジスタ４１にシフ
トパルスSPが与えられることになり、シリアル
データSDはこれに同期してシフトされていく。
従つてイネーブル信号ENの制御により、入力さ
れるデータのうちの所要のものを選択して転送す
ることが可能となる。然るところこのようなシリ
アルデータ転送回路においては入力線がシリアル
データSD用、クロツクパルスCK用及びイネーブ
ル信号EN用の３本となつている。
入力データ系列の中から所要データを選択して他
の回路へ転送する回路としては第４図に示すもの
が公知である。第４図において４１は直列入力並
列出立型のシフトレジスタであつて、シリアルデ
ータSDがそのデータ入力端子に与えられるよう
にしてある。シフトレジスタ４１の並列出力端子
にはラツチ回路４２が接続されており、このラツ
チ回路４２を経て外部回路へのデータ転送が行わ
れるようになつている。４３はこれらのシフトレ
ジスタ４１及びラツチ回路４２と同一基板に形成
されたANDゲートであつて、第５図イ，ロ夫々
に示すクロツクパルスCK、イネーブル信号EN
を２入力としており、第５図ハに示す出力をシフ
トパルスSPとしてシフトレジスタ４１のクロツ
ク端子に与えるようにしてある。このような構成
としたことによりイネーブル信号ENが“Ｈ”レ
ベルである場合にのみシフトレジスタ４１にシフ
トパルスSPが与えられることになり、シリアル
データSDはこれに同期してシフトされていく。
従つてイネーブル信号ENの制御により、入力さ
れるデータのうちの所要のものを選択して転送す
ることが可能となる。然るところこのようなシリ
アルデータ転送回路においては入力線がシリアル
データSD用、クロツクパルスCK用及びイネーブ
ル信号EN用の３本となつている。
本発明は入力線を２本に低減して、他回路と組
合せてIC化する際の配線領域の面積を減少し、
或はピン数を減少し得るシリアルデータ制御回路
を提供することを目的とする。
合せてIC化する際の配線領域の面積を減少し、
或はピン数を減少し得るシリアルデータ制御回路
を提供することを目的とする。
本発明に係るシリアルデータ制御回路は、所要
データと該所要データの直前に付された特殊コー
ドとを含むシリアルデータのうちから、前記特殊
コードに基づいて前記所要データを保持回路に保
持させるシリアルデータ制御回路において、前記
所要データ及びこれよりも多いビツト数を有する
特殊コードが入力され、また前記所要データ及び
前記特殊コードを加算したビツト数よりも少ない
ビツト数のシフトレジスタと、前記特殊コードが
前シフトレジスタに入力したことを検出し、且つ
前記所要データが前記シフトレジスタに入力した
ことを検出した時、制御信号を出力する制御回路
とを備え、前記制御信号によつて前記シフトレジ
スタから前記所要データを前記保持回路に転送し
て保持させることを特徴としている。以下、本発
明を、その実施例を示す図面に基いて具体的に説
明する。
データと該所要データの直前に付された特殊コー
ドとを含むシリアルデータのうちから、前記特殊
コードに基づいて前記所要データを保持回路に保
持させるシリアルデータ制御回路において、前記
所要データ及びこれよりも多いビツト数を有する
特殊コードが入力され、また前記所要データ及び
前記特殊コードを加算したビツト数よりも少ない
ビツト数のシフトレジスタと、前記特殊コードが
前シフトレジスタに入力したことを検出し、且つ
前記所要データが前記シフトレジスタに入力した
ことを検出した時、制御信号を出力する制御回路
とを備え、前記制御信号によつて前記シフトレジ
スタから前記所要データを前記保持回路に転送し
て保持させることを特徴としている。以下、本発
明を、その実施例を示す図面に基いて具体的に説
明する。
第１図は本発明回路の概略ブロツク図である。
第１図において１は直列入力並列出力型のシフト
レジスタであつて、シリアルデータSDがそのデ
ータ入力端子に与えられ、またクロツクパルス
CKがシフトパルスとしてそのクロツク端子へ与
えられるようにしてある。シフトレジスタ１の並
列出力はラツチ回路２及び制御回路３へ与えられ
るように配線してある。制御回路３はこの転送回
路にて選択して転送すべき所要データの直前に付
されて入力されてくるチエツクコードを認識し、
前記所要データをラツチ回路２にラツチさせるべ
き制御を行う回路である。この転送回路にて選択
し、ラツチ回路２へ取込んで転送すべきデータを
D1，D2…Dnとし、これを含むデータ系列を …XXXXXD1，D2…DnXXXXX… と表すと、この転送回路へ入力されるに先立つて
このデータ系列にはチエツクコードC1，C2…Co
が付される。チエツクコードのビツト数は転送す
べきデータのビツト数よりも多く（ｎ＞ｍ）、チ
エツクコードは転送すべきデータ直前に付され
る。従つてシフトレジスタ１には …XXXXXC1，C2…Co，D1，D2…DnXXXXX
… が入力されることになるが、制御回路３は、Ｘで
示す不要なデータがシフトレジスタ１内にある間
にはラツチ回路２を開く信号を発せず、チエツク
コードC1，C2…Coがシフトレジスタ１に入り終
わると、後続のビツト系列は転送すべきデータで
あることを認識し、次いで転送すべきデータD1，
D2…Dnがシフトレジスタ１に入り終わると、所
定の信号を発してラツチ回路２を開き、このデー
タをラツチせしめるように制御するようにしてあ
る。なおチエツクコードは転送すべきデータの集
合以外のコードであれば任意のものを用い得る。
第１図において１は直列入力並列出力型のシフト
レジスタであつて、シリアルデータSDがそのデ
ータ入力端子に与えられ、またクロツクパルス
CKがシフトパルスとしてそのクロツク端子へ与
えられるようにしてある。シフトレジスタ１の並
列出力はラツチ回路２及び制御回路３へ与えられ
るように配線してある。制御回路３はこの転送回
路にて選択して転送すべき所要データの直前に付
されて入力されてくるチエツクコードを認識し、
前記所要データをラツチ回路２にラツチさせるべ
き制御を行う回路である。この転送回路にて選択
し、ラツチ回路２へ取込んで転送すべきデータを
D1，D2…Dnとし、これを含むデータ系列を …XXXXXD1，D2…DnXXXXX… と表すと、この転送回路へ入力されるに先立つて
このデータ系列にはチエツクコードC1，C2…Co
が付される。チエツクコードのビツト数は転送す
べきデータのビツト数よりも多く（ｎ＞ｍ）、チ
エツクコードは転送すべきデータ直前に付され
る。従つてシフトレジスタ１には …XXXXXC1，C2…Co，D1，D2…DnXXXXX
… が入力されることになるが、制御回路３は、Ｘで
示す不要なデータがシフトレジスタ１内にある間
にはラツチ回路２を開く信号を発せず、チエツク
コードC1，C2…Coがシフトレジスタ１に入り終
わると、後続のビツト系列は転送すべきデータで
あることを認識し、次いで転送すべきデータD1，
D2…Dnがシフトレジスタ１に入り終わると、所
定の信号を発してラツチ回路２を開き、このデー
タをラツチせしめるように制御するようにしてあ
る。なおチエツクコードは転送すべきデータの集
合以外のコードであれば任意のものを用い得る。
第２図は第１図の回路の具体的構成例を示して
おり、４ビツトシリアルデータ転送回路となつて
いる。シフトレジスタ１は直列接続された５つの
Ｄ―フリツプフロツプ１１，１２〜１５からな
り、初段のＤ―フリツプフロツプ１１のデータ入
力端子ＤにはシリアルデータSDが、また２段目
以后のＤ―フリツプフロツプ１２，１３，１４，
１５のデータ入力端子Ｄには前段のＱ出力端子
Q1，Q2，Q3，Q4が接続されている。そして終段
のＤ―フリツプフロツプ１５のＱ出力端子Q5は
制御回路３を構成するANDゲート３３の一入力
端子及びセツト優先のＲ―Ｓフリツプフロツプ３
４のリセツト端子Ｒに接続されている。そして第
３図イに示すクロツクパルスCKは各Ｄ―フリツ
プフロツプ１１，１２〜１５のクロツク端子（ト
リガ端子）Ｃへ与えるようにしてある。
おり、４ビツトシリアルデータ転送回路となつて
いる。シフトレジスタ１は直列接続された５つの
Ｄ―フリツプフロツプ１１，１２〜１５からな
り、初段のＤ―フリツプフロツプ１１のデータ入
力端子ＤにはシリアルデータSDが、また２段目
以后のＤ―フリツプフロツプ１２，１３，１４，
１５のデータ入力端子Ｄには前段のＱ出力端子
Q1，Q2，Q3，Q4が接続されている。そして終段
のＤ―フリツプフロツプ１５のＱ出力端子Q5は
制御回路３を構成するANDゲート３３の一入力
端子及びセツト優先のＲ―Ｓフリツプフロツプ３
４のリセツト端子Ｒに接続されている。そして第
３図イに示すクロツクパルスCKは各Ｄ―フリツ
プフロツプ１１，１２〜１５のクロツク端子（ト
リガ端子）Ｃへ与えるようにしてある。
ラツチ回路２はクロツク付のラツチ２１，２
２，２３，２４にて構成されており、シフトレジ
スタ１の並列出力となる。Ｄ―フリツプフロツプ
１１〜１４のQ1，Q2，Q3，Q4出力を各ラツチの
データ入力端子Ｄへ与えるようにしてあり、また
制御回路３の出力、即ちNORゲート３２の出力
をラツチパルスとしてそのタイミング端子Ｔへ与
えるようにしてある。
２，２３，２４にて構成されており、シフトレジ
スタ１の並列出力となる。Ｄ―フリツプフロツプ
１１〜１４のQ1，Q2，Q3，Q4出力を各ラツチの
データ入力端子Ｄへ与えるようにしてあり、また
制御回路３の出力、即ちNORゲート３２の出力
をラツチパルスとしてそのタイミング端子Ｔへ与
えるようにしてある。
制御回路３はNORゲート３１，３２、ANDゲ
ート３３、Ｒ―Ｓフリツプフロツプ３４及びＤ―
フリツプフロツプ３５からなり、Q1，Q2，Q3，
Q4出力を４入力のNORゲート３１に与え、その
出力を２入力ANDゲート３３の他入力としてい
る。該ANDゲート３３の出力はＲ―Ｓフリツプ
フロツプ３４のセツト端子Ｓに与えられるように
してあり、またこのＲ―ＳフリツプフロツプのＱ
出力端子Q6は２入力のNORゲート３２の一入力
端子及び、Ｄ―フリツプフロツプ３５のデータ入
力端子Ｄに接続してある。Ｄ―フリツプフロツプ
３５のクロツク端子ＣにはクロツクパルスCKが
与えられ、またその出力端子7はNORゲート
３２の他入力端子に接続されている。
ート３３、Ｒ―Ｓフリツプフロツプ３４及びＤ―
フリツプフロツプ３５からなり、Q1，Q2，Q3，
Q4出力を４入力のNORゲート３１に与え、その
出力を２入力ANDゲート３３の他入力としてい
る。該ANDゲート３３の出力はＲ―Ｓフリツプ
フロツプ３４のセツト端子Ｓに与えられるように
してあり、またこのＲ―ＳフリツプフロツプのＱ
出力端子Q6は２入力のNORゲート３２の一入力
端子及び、Ｄ―フリツプフロツプ３５のデータ入
力端子Ｄに接続してある。Ｄ―フリツプフロツプ
３５のクロツク端子ＣにはクロツクパルスCKが
与えられ、またその出力端子7はNORゲート
３２の他入力端子に接続されている。
而して転送すべき４ビツトのデータをD1，D2，
D3，D4とし、その直前に６ビツトのチエツクコ
ード100001を付してこの転数回路へ入力するもの
とする。そうすると入力データは …XXXXX100001D1D2D3D4XXXXX… となる。この場合の回路動作を第３図イ〜ニに示
すタイミングチヤートに基き説明する。
D3，D4とし、その直前に６ビツトのチエツクコ
ード100001を付してこの転数回路へ入力するもの
とする。そうすると入力データは …XXXXX100001D1D2D3D4XXXXX… となる。この場合の回路動作を第３図イ〜ニに示
すタイミングチヤートに基き説明する。
(1) Ｄ―フリツプフロツプ１１，１２，１３，１
４，１５に00001がセツトされていないとき
（例えばＤ―フリツプフロツプ１１〜１５に
0001Xがセツトされているようなとき）は
ANDゲート３３の出力、即ちＲ―Ｓフリツプ
フロツプ３４のセツト入力Ｓは０となり、また
リセツト入力Ｒは０又は１となるので、その出
力Q6は０を保持した状態となつている。従つ
て出力Q6より１クロツク遅れるＤ―フリツプ
フロツプ３５の出力7は１となつており、
NORゲート３２の出力は０となつている（ス
テツプ１）。
４，１５に00001がセツトされていないとき
（例えばＤ―フリツプフロツプ１１〜１５に
0001Xがセツトされているようなとき）は
ANDゲート３３の出力、即ちＲ―Ｓフリツプ
フロツプ３４のセツト入力Ｓは０となり、また
リセツト入力Ｒは０又は１となるので、その出
力Q6は０を保持した状態となつている。従つ
て出力Q6より１クロツク遅れるＤ―フリツプ
フロツプ３５の出力7は１となつており、
NORゲート３２の出力は０となつている（ス
テツプ１）。
(2) Ｄ―フリツプフロツプ１１〜１５に00001が
セツトされるとNORゲート３１の出力が１と
なり、出力Q5も１となるからＲ―Ｓフリツプ
フロツプのセツト入力Ｓ、リセツト入力Ｒが共
に１となりその出力Q6＝１となる。従つて
NORゲート３２の出力は０のままである。
セツトされるとNORゲート３１の出力が１と
なり、出力Q5も１となるからＲ―Ｓフリツプ
フロツプのセツト入力Ｓ、リセツト入力Ｒが共
に１となりその出力Q6＝１となる。従つて
NORゲート３２の出力は０のままである。
(3) その後暫はＤ―フリツプフロツプ１５を０が
通過することになるが、この間はＲ―Ｓフリツ
プフロツプ３４の入力Ｓ＝０、Ｒ＝０となるの
でQ6＝１の状態が継続され、NORゲート３２
の出力は０のままを維持する（ステツプ２）。
なおＤ―フリツプフロツプ３５はＲ―Ｓフリツ
プフロツプ３４よりも１クロツク遅れて状態が
変化するので、Q6よりも１クロツク分遅れて
Q7が変化する。
通過することになるが、この間はＲ―Ｓフリツ
プフロツプ３４の入力Ｓ＝０、Ｒ＝０となるの
でQ6＝１の状態が継続され、NORゲート３２
の出力は０のままを維持する（ステツプ２）。
なおＤ―フリツプフロツプ３５はＲ―Ｓフリツ
プフロツプ３４よりも１クロツク遅れて状態が
変化するので、Q6よりも１クロツク分遅れて
Q7が変化する。
(4) 而してＤ―フリツプフロツプ１５に後の１が
セツトされ、Ｄ―フリツプフロツプ１１〜１５
にD4，D3，D1，１がセツトされるとＲ―Ｓフ
リツプフロツプの入力はＳ＝０，Ｒ＝１となる
のでその出力Q6＝０となる。そしてＤ―フリ
ツプフロツプ３５の出力7はQ6より１クロツ
ク遅延しているのでこのときには7＝０とな
つている。従つてNORゲート３２の出力は１
となり、ラツチ２１，２２，２３，２４はこの
ときのＤ―フリツプフロツプ１１，１２，１
３，１４にセツトされているデータD4，D3，
D2，D1を各々ラツチする（ステツプ３）。
セツトされ、Ｄ―フリツプフロツプ１１〜１５
にD4，D3，D1，１がセツトされるとＲ―Ｓフ
リツプフロツプの入力はＳ＝０，Ｒ＝１となる
のでその出力Q6＝０となる。そしてＤ―フリ
ツプフロツプ３５の出力7はQ6より１クロツ
ク遅延しているのでこのときには7＝０とな
つている。従つてNORゲート３２の出力は１
となり、ラツチ２１，２２，２３，２４はこの
ときのＤ―フリツプフロツプ１１，１２，１
３，１４にセツトされているデータD4，D3，
D2，D1を各々ラツチする（ステツプ３）。
このようにNORゲート３１，３２，ANDゲー
ト３３，フリツプフロツプ３４，３５からなる制
御回路は、まずフリツプフロツプ１１〜１４の出
力Q1〜Q4＝０、フリツプフロツプ１５の出力Q5
＝１の状態を検出してチエツクコードに続くビツ
ト系列が転送すべきデータであることを認識し、
次いでQ1＝D4，Q2＝D3，Q3＝D2，Q4＝D1，Q5
＝１の状態を検出してフリツプフロツプ１１〜１
４に転送すべきデータが入り終つたことを認識
し、NORゲート３２の出力を１としてこれをラ
ツチ回路２に与え所要のデータD4〜D1をラツチ
させるのである。
ト３３，フリツプフロツプ３４，３５からなる制
御回路は、まずフリツプフロツプ１１〜１４の出
力Q1〜Q4＝０、フリツプフロツプ１５の出力Q5
＝１の状態を検出してチエツクコードに続くビツ
ト系列が転送すべきデータであることを認識し、
次いでQ1＝D4，Q2＝D3，Q3＝D2，Q4＝D1，Q5
＝１の状態を検出してフリツプフロツプ１１〜１
４に転送すべきデータが入り終つたことを認識
し、NORゲート３２の出力を１としてこれをラ
ツチ回路２に与え所要のデータD4〜D1をラツチ
させるのである。
なお上述の例ではチエツクコードを６ビツトの
100001とし、転送すべきデータを４ビツトとした
が、チエツクコードの中間の０の数はいくつでも
よく一般にデータよりもチエツクコードのビツト
数を多くする程、転送できるデータの種類を多く
することが可能となる。
100001とし、転送すべきデータを４ビツトとした
が、チエツクコードの中間の０の数はいくつでも
よく一般にデータよりもチエツクコードのビツト
数を多くする程、転送できるデータの種類を多く
することが可能となる。
なお、D1，D2，D3，D4の総てが「０」の場合
はNORゲート３１出力が「１」となるから、Ｄ
―フリツプフロツプ１１〜１５にD4，D3，D2，
D1が入力されている場合はANDゲート３３出力
は「１」となり、セツト優先のＲ―Ｓフリツプフ
ロツプ３４はセツト状態にあり、Q6＝１である
からD1，D2，D3，D4＝０はＤ―フリツフロツプ
２１，２２，２３，２４へは転送されない。
はNORゲート３１出力が「１」となるから、Ｄ
―フリツプフロツプ１１〜１５にD4，D3，D2，
D1が入力されている場合はANDゲート３３出力
は「１」となり、セツト優先のＲ―Ｓフリツプフ
ロツプ３４はセツト状態にあり、Q6＝１である
からD1，D2，D3，D4＝０はＤ―フリツフロツプ
２１，２２，２３，２４へは転送されない。
而してこのような本発明回路による場合は転送
回路の入力線をシルアルデータSD用及びクロツ
クパルスCK用の２本にすることが可能になり、
IC化する際の配線領域の低減、ピン数の減少等
に実益がある。
回路の入力線をシルアルデータSD用及びクロツ
クパルスCK用の２本にすることが可能になり、
IC化する際の配線領域の低減、ピン数の減少等
に実益がある。
第１図は本発明回路の概略ブロツク図、第２図
はその具体的構成例を示すブロツク図、第３図イ
〜ニはその動作説明のためのタイミングチヤー
ト、第４図は従来の転送回路の概略構成図、第５
図イ〜ハはその動作説明のためのタイミングチヤ
ートである。 １…シフトレジスタ、２…ラツチ回路、３…制
御回路、１１，１２〜１５，３５…Ｄ―フリツプ
フロツプ、３１，３２…NORゲート、３４…Ｒ
―Ｓフリツプフロツプ。
はその具体的構成例を示すブロツク図、第３図イ
〜ニはその動作説明のためのタイミングチヤー
ト、第４図は従来の転送回路の概略構成図、第５
図イ〜ハはその動作説明のためのタイミングチヤ
ートである。 １…シフトレジスタ、２…ラツチ回路、３…制
御回路、１１，１２〜１５，３５…Ｄ―フリツプ
フロツプ、３１，３２…NORゲート、３４…Ｒ
―Ｓフリツプフロツプ。
Claims (1)
- １ 所要データと該所要データの直前に付された
特殊コードとを含むシリアルデータのうちから、
前記特殊コードに基づいて前記所要データを保持
回路に保持させるシリアルデータ制御回路におい
て、前記所要データ及びこれよりも多いビツト数
を有する特殊コードが入力され、また前記所要デ
ータ及び前記特殊コードを加算したビツト数より
も少ないビツト数のシフトレジスタと、前記特殊
コードが前記シフトレジスタに入力したことを検
出し、且つ前記所要データが前記シフトレジスタ
に入力したことを検出した時、制御信号を出力す
る制御回路とを備え、前記制御信号によつて前記
シフトレジスタから前記所要データを前記保持回
路に転送して保持させることを特徴とするシリア
ルデータ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4849380A JPS56145426A (en) | 1980-04-11 | 1980-04-11 | Serial data transferring method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4849380A JPS56145426A (en) | 1980-04-11 | 1980-04-11 | Serial data transferring method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56145426A JPS56145426A (en) | 1981-11-12 |
| JPS6339938B2 true JPS6339938B2 (ja) | 1988-08-09 |
Family
ID=12804902
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4849380A Granted JPS56145426A (en) | 1980-04-11 | 1980-04-11 | Serial data transferring method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56145426A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4901076A (en) * | 1987-10-29 | 1990-02-13 | International Business Machines Corporation | Circuit for converting between serial and parallel data streams by high speed addressing |
| CN114582298A (zh) * | 2022-03-17 | 2022-06-03 | 上海新相微电子股份有限公司 | 串行转并行的伽马寄存器配置电路 |
-
1980
- 1980-04-11 JP JP4849380A patent/JPS56145426A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56145426A (en) | 1981-11-12 |
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