JPH02201538A - カウンタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はカウンタ、特に、データ入力をプログラム的に
制御し、出力をダレイコードで発生するカウンタに関す
る。

〔従来の技術〕

従来のカウンタについて図面を参照して詳細に説明する
。

第３図は従来のカウンタの一例を示す回路図である。

Ｄ形フリップフロップのＱ出力をデータ入力とする半加
算器、前記半加算器の出力とデータ入力とを反転セレク
ト入力とセレクト入力で切り換えるマルチプレクサ、前
記マルチプレクサの出力をデータ入力、クロック信号を
クロック入力、−リセット信号をリセット入力とする前
記り形フリップフロップにより構成される回路の、初段
半加算器のキャリー入力には論理Ｏレベルを入力し、次
段以降の半加算器のキャリー入力には前段半加算器のキ
ャリー出力を入力として縦続接続したデータロード付カ
ウンタについて考える。

第３図に示すカウンタは、各段の半加算器を３２〜３５
．マルチプレクサを３６〜３９．Ｄ形フリップフロップ
を１７〜２０として初段から順次区別し、データ入力１
〜４を初段のセレクタ側から順次入力する構成である。

この種のカウンタは、セレクト信号３１がＯ。

リセット信号３０が１ならば、Ｄ形フリップフロップ１
７〜２０のＱ出力はオールＯを出力し、リセット信号が
１になったらクロック信号により１づつ初段り形フリッ
プフロップからカウントアツプし、セレクト信号３１が
１であればデータ信号１〜４をＤ形フリップフロップ１
７〜２０のＱ出力として出力し、セレクト信号３１がＯ
に変ってから、データ信号１〜４を１ずつカウントアツ
プする動作をする。

アドレス制御カウンタとして使用するときは、第３図の
従来例にスタックを設ける方法が一般的である。

〔発明が解決しようとする課題〕 上述した従来のカウンタは、減算カウントのときはＤ形
フリップフロップの出力の反転を各段に相当する半加算
器のＡ入力に加えなければならないし、またカウント数
も１力ウントアツプ減算カウント機能を加えたとしても
１カウントダウンに制約されてしまうため、２カウント
アツプや３カウントアツプなどの複雑なカウント動作が
できず、複雑な動作を行なわせるためにはＡＬＬを介し
て動作させなりする必要があるという欠点があった。

〔課題を解決するための手段〕

本発明のカウンタは、データ信号をデータ入力、セット
信号とカウント信号をＯＲ出力をクロック入力とするラ
ッチ回路と、前記ラッチ回路のＱ出力を一方の入力端に
入力しＤ形フリップフロップのＱ出力を他方の入力端に
入力しキャリー信号をキャリー入力とする全加算器と、
前記り形フリップフロップのＤ入力端に前記全加算器の
出力、クロック入力端にクロック信号、リセット入力端
にカウント信号をそれぞれ入力とする回路を８個（Ｎは
１以上の整数）有し、初段全加算器のキャリー入力に論
理０レベルを入力し次段以降の全加算器のキャリー入力
として順次前段の全加算器のキャリー出力を入力とする
ｍ造をＮ段（Ｎは１以上の整数）を縦列接続した回路で
、前記り形フリップフロップの１段目からＮ段目までの
Ｑ出力を出力信号とする。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の一実施例を示す回路図であり４ピツｌ
〜のカウンタを示す。

第１図に示すカウンタは、外部からのデータ信号１〜４
を１入力、外部からのセット信号５とカウント信号６の
論理和をとるＯＲ回路１２の出力をクロックとするラッ
チ回路８〜１１．ラッチ回路８〜１１のＱ出力をＡ入力
、Ｄ形フリップフロップ１７〜２０のＱ出力をＢ入力、
キャリー入力をＣ入力とする全加算器１３〜１６とし、
Ｄ形フリップフロップ１７〜２０のＤ入力に全加算器１
３〜１６のＳ出力、Ｃ入力にクロック信号７゜Ｒ入力に
カウント信号６をそれぞれ入力する回路に、初段（第１
ビツト目）の全加算器１３のＣ入力として論理０レベル
を入力し、２段（第２ビツト目〉〜４段（第４ビツト目
）の全加算器１４〜１６のＣ入力として、順次前段の全
加算器のキャリーＣＹ出力を入力とする４ビット縦列接
続して、Ｄ形フリップフロップ１７〜２０のＱ出力を出
力信号とする構成である。

４ビツト入カデータ１〜４の重みづけは、ＩＳＢ〜４Ｓ
Ｂ　（ＭＳＢ）、出力信号２１〜２４の重みづけは、Ｉ
ＳＢ〜４ＳＢ　（ＭＳＢ）として考えて、次に動作につ
いて説明する。

第２図は第１図に示すカウンタの動作を説明するタイム
チャートである。

４ビツトデータ１〜４からオール０を入力し、セット信
号５のタイミングでラッチ回路８〜１１にオール０を入
力すると、Ｄ形フリップフロップ１７〜２０からの出力
はセット信号５が論理１でリセットされ交いるから、セ
ット信号５が論理１でクロック信号７がきたときは、全
加算器１３〜１６での加算はオール０どうしなので、Ｄ
形フリップフロップ１７〜２０はオール０になる。

次に、データ１〜４で０００１　（２進数ＭＳＢ〜ＬＳ
Ｂ＝４〜１）がカウント信号によりリセットされると全
加算器１３〜１６ではオールＯに０００１　（２進）を
加算し、クロックが立ち下りでＤ形フリップフロップに
データを入力する。

つまり、このとき本実施例では、カウンタリセット後、
＋１をカウントアツプする動作を行なう。仮に、０００
１　（２進）でなく１１１１（２進）をセットすれば、
−１カウントダウンする動作を行なうことになる。

次に、データ１〜４に００１０（２進）をセット信号５
でラッチ回路８〜１１に入力し、次クロック信号７でＤ
形フリップフロップ１７〜２０にセットし、そして今度
はデータ１〜４に００１１（２進）をカウント信号６で
カウント数をセットしたならば、このときの動作は初期
値００１０でカウント数が００１１だから００１０→０
１０１→１０００・・・・・・・・・と３カウントアツ
プする動作をする。

〔発明の効果〕

本発明のカウンタは、入力データをセット信号とカウン
ト信号に２回読み出すことで多様な動作が可能であり、
かつ回ＩＰｒｍ成が少なくできるという効果がある。

回路構成が簡単であり、データを口〜ドしてからのアッ
プダウンカウントが容易で、かつ任意にカウントアツプ
数を設定できるため、アドレス分離やマツプ等のアドレ
ス制御として使用する場合、データ出力は他の演算回路
を通してカウンタのデータ入力をつくる必要がないので
、ＩＣ化する場合回路規模の縮小化が達成できる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す回路図、第２図は第１
図に示すカウンタの動作を示すタイムチャート、第３図
は従来の一例を示す回路図である。 １〜４・・・・・・データ信号、５・・・・・・セット
信号、６・・・・・・カウント信号、７・・・・・・ク
ロック信号、８〜１１・・・・・・ラッチ回路、１２・
・・・・・ＯＲ回路、１３〜１６・・・・・・全加算器
、１７〜２０・・・・・・Ｄ形フリップフロップ、２１
〜２４・・・・・・出力信号、２６〜２９・・・・・・
出力信号、３２・・・・・・半加算器、３６〜３９・・
・・・・マルチプレクサ、４０・・・・・・インバータ
回路。 （ト ｒつ ト一 代理人　弁理士　　内　原　　晋 Ｈ） Ｖ）、Ｃ１ト ５ｆ〜− ＮＯさ ””）”）

Claims (1)

【特許請求の範囲】
1. データ信号をデータ入力、セット信号とカウント信号を
   ＯＲ出力をクロック入力とするラッチ回路と、前記ラッ
   チ回路のＱ出力を一方の入力端に入力しＤ形フリップフ
   ロップのＱ出力を他方の入力端に入力しキャリー信号を
   キャリー入力とする全加算器と、前記Ｄ形フリップフロ
   ップのＤ入力端に前記全加算器の出力、クロック入力端
   にクロック信号、リセット入力端にカウント信号をそれ
   ぞれ入力とする回路をＮ個（Ｎは１以上の整数）有し、
   初段全加算器のキャリー入力に論理Ｏレベルを入力し次
   段以降の全加算器のキャリー入力として順次前段の全加
   算器のキャリー出力を入力とする構造をＮ段（Ｎは１以
   上の整数）を縦列接続した回路で、前記Ｄ形フリップフ
   ロップの１段目からＮ段目までのＱ出力を出力信号とす
   ることを特徴とするカウンタ。