JPH0653818A - 多数ビットグレイコードカウンタ - Google Patents
多数ビットグレイコードカウンタInfo
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- JPH0653818A JPH0653818A JP22096592A JP22096592A JPH0653818A JP H0653818 A JPH0653818 A JP H0653818A JP 22096592 A JP22096592 A JP 22096592A JP 22096592 A JP22096592 A JP 22096592A JP H0653818 A JPH0653818 A JP H0653818A
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Abstract
(57)【要約】
【目的】 容易かつ短時間のうちに構成することのでき
る多数ビットグレイコードカウンタを提供する。 【構成】 入力パルスを計数し、その計数値に応じたグ
レイコードを出力する多数ビットグレイコードカウンタ
であり、アップダウン機能を有したＮビットのグレイコ
ードアップ／ダウンカウンタとＭビットのグレイコード
カウンタとを備えていることを構成上の特徴とする。
る多数ビットグレイコードカウンタを提供する。 【構成】 入力パルスを計数し、その計数値に応じたグ
レイコードを出力する多数ビットグレイコードカウンタ
であり、アップダウン機能を有したＮビットのグレイコ
ードアップ／ダウンカウンタとＭビットのグレイコード
カウンタとを備えていることを構成上の特徴とする。
Description
【０００１】
【産業上の利用分野】この発明は、パルス信号を計数
し、計数値に応じたグレイコードを出力する多数ビット
グレイコードカウンタに関するものである。
し、計数値に応じたグレイコードを出力する多数ビット
グレイコードカウンタに関するものである。
【０００２】
【従来の技術】図９は、従来のグレイコードカウンタの
真理値表である。図１０は、図９に示したグレイコード
を出力するグレイコードカウンタの構成を示す論理回路
図である。
真理値表である。図１０は、図９に示したグレイコード
を出力するグレイコードカウンタの構成を示す論理回路
図である。
【０００３】図１０において、１０１，１０２，１０
３，１０４はＤフリップフロップ回路、１０５，１０
６，１０７，１０８，１１２，１１６，１２０はインバ
ータ回路、１０９，１１０は排他的論理和回路、１１
３，１１７，１２１はアンド−オアインバータ回路、１
１１，１１４，１１８，１２２はオア−アンドインバー
タ回路、１１５，１１９，１２３はナンドゲート、１２
４はアンドゲート、１２５，１２６はバッファ、１２７
はインバートアンド回路である。
３，１０４はＤフリップフロップ回路、１０５，１０
６，１０７，１０８，１１２，１１６，１２０はインバ
ータ回路、１０９，１１０は排他的論理和回路、１１
３，１１７，１２１はアンド−オアインバータ回路、１
１１，１１４，１１８，１２２はオア−アンドインバー
タ回路、１１５，１１９，１２３はナンドゲート、１２
４はアンドゲート、１２５，１２６はバッファ、１２７
はインバートアンド回路である。
【０００４】このグレイコードカウンタの出力（Ｑ０，
Ｑ１，Ｑ２，Ｑ３）は、パルス信号ＣＬＫが入力される
度にパルス信号の計数値に応じた図９に示すようなグレ
イコードを出力する。
Ｑ１，Ｑ２，Ｑ３）は、パルス信号ＣＬＫが入力される
度にパルス信号の計数値に応じた図９に示すようなグレ
イコードを出力する。
【０００５】
【発明が解決しようとする課題】従来のグレイコードカ
ウンタは以上のように構成されており、このようなグレ
イコードカウンタを構成するときには、図９に示す真理
値表や状態遷移図、さらには状態遷移表を基に論理関数
を求め、これを実現するロジック回路を組み立てること
により行うためビット数の多いグレイコードカウンタを
構成しょうとすると複雑になり困難を究め時間を要して
しまう問題点があった。
ウンタは以上のように構成されており、このようなグレ
イコードカウンタを構成するときには、図９に示す真理
値表や状態遷移図、さらには状態遷移表を基に論理関数
を求め、これを実現するロジック回路を組み立てること
により行うためビット数の多いグレイコードカウンタを
構成しょうとすると複雑になり困難を究め時間を要して
しまう問題点があった。
【０００６】この発明は上記のような問題点を解消する
ためになされたもので、容易かつ短時間のうちに構成す
ることのできる多数ビットグレイコードカウンタを提供
することを目的とする。
ためになされたもので、容易かつ短時間のうちに構成す
ることのできる多数ビットグレイコードカウンタを提供
することを目的とする。
【０００７】
【課題を解決するための手段】この請求項１の発明に係
る多数ビットグレイコードカウンタは、アップダウン機
能を有したＮビットのグレイコードアップ／ダウンカウ
ンタとＭビットのグレイコードカウンタとを備えたもの
である。
る多数ビットグレイコードカウンタは、アップダウン機
能を有したＮビットのグレイコードアップ／ダウンカウ
ンタとＭビットのグレイコードカウンタとを備えたもの
である。
【０００８】この請求項２の発明に係る多数ビットグレ
イコードカウンタは、入力パルスを計数し、その計数値
に応じた下位桁Ｎビットのコードを出力すると共にキャ
リー信号を出力するアップダウン機能を有したグレイコ
ードアップ／ダウンカウンタと、そのグレイコードアッ
プ／ダウンカウンタの出力するキャリー信号を基に前記
入力パルスの計数値の上位桁Ｍビットのコードを出力す
るグレイコードカウンタとを備えたものである。
イコードカウンタは、入力パルスを計数し、その計数値
に応じた下位桁Ｎビットのコードを出力すると共にキャ
リー信号を出力するアップダウン機能を有したグレイコ
ードアップ／ダウンカウンタと、そのグレイコードアッ
プ／ダウンカウンタの出力するキャリー信号を基に前記
入力パルスの計数値の上位桁Ｍビットのコードを出力す
るグレイコードカウンタとを備えたものである。
【０００９】
【作用】この請求項１の発明における多数ビットグレイ
コードカウンタは、アップダウン機能を有したＮビット
のグレイコードアップ／ダウンカウンタとＭビットのグ
レイコードカウンタにより多数ビットのグレイコードカ
ウンタを容易かつ短時間のうちに構成する。
コードカウンタは、アップダウン機能を有したＮビット
のグレイコードアップ／ダウンカウンタとＭビットのグ
レイコードカウンタにより多数ビットのグレイコードカ
ウンタを容易かつ短時間のうちに構成する。
【００１０】この請求項２の発明における多数ビットグ
レイコードカウンタは、グレイコードアップ／ダウンカ
ウンタにより入力パルスの計数値に応じたグレイコード
の下位桁Ｎビットのコードを出力し、そのグレイコード
アップ／ダウンカウンタの出力するキャリー信号を基に
グレイコードカウンタが前記入力パルスの計数値に応じ
たグレイコードの上位桁Ｍビットのコードを出力する。
したがって多数ビットのグレイコードカウンタを容易に
短時間のうちに構成できる。
レイコードカウンタは、グレイコードアップ／ダウンカ
ウンタにより入力パルスの計数値に応じたグレイコード
の下位桁Ｎビットのコードを出力し、そのグレイコード
アップ／ダウンカウンタの出力するキャリー信号を基に
グレイコードカウンタが前記入力パルスの計数値に応じ
たグレイコードの上位桁Ｍビットのコードを出力する。
したがって多数ビットのグレイコードカウンタを容易に
短時間のうちに構成できる。
【００１１】
【実施例】実施例１．以下、この発明の実施例１を図に
ついて説明する。図１はこの実施例１の多数ビットグレ
イコードカウンタに使用する４ビットグレイコードアッ
プカウンタの構成を示す論理回路図である。
ついて説明する。図１はこの実施例１の多数ビットグレ
イコードカウンタに使用する４ビットグレイコードアッ
プカウンタの構成を示す論理回路図である。
【００１２】図１において、１，２，３，４はＤフリッ
プフロップ回路、５，６，７，８，１２，１６，２０は
インバータ回路、９，１０は排他的論理和回路、１３，
１７，２１はアンド−オアインバータ回路、１１，１
４，１８，２２はオア−アンドインバータ回路、１５，
１９，２３はナンドゲート、２４はアンドゲート、２
５，２６はバッファ、２７はインバートアンド回路であ
る。
プフロップ回路、５，６，７，８，１２，１６，２０は
インバータ回路、９，１０は排他的論理和回路、１３，
１７，２１はアンド−オアインバータ回路、１１，１
４，１８，２２はオア−アンドインバータ回路、１５，
１９，２３はナンドゲート、２４はアンドゲート、２
５，２６はバッファ、２７はインバートアンド回路であ
る。
【００１３】次に、この４ビットグレイコードアップカ
ウンタの動作について図１と図３のタイミングチャート
に基づいて説明する。
ウンタの動作について図１と図３のタイミングチャート
に基づいて説明する。
【００１４】まず、リセット信号がバッファ２６を介し
てＤフリップフロップ回路１，２，３，４のリセット信
号入力端子に加えられると、Ｄフリップフロップ回路
１，２，３，４のＱ出力は全て‘Ｌ’レベルになる。こ
れと同時にＱＣ出力は全て‘Ｈ’レベルになる。
てＤフリップフロップ回路１，２，３，４のリセット信
号入力端子に加えられると、Ｄフリップフロップ回路
１，２，３，４のＱ出力は全て‘Ｌ’レベルになる。こ
れと同時にＱＣ出力は全て‘Ｈ’レベルになる。
【００１５】この４ビットグレイコードアップカウンタ
は、ＥＰ信号，ＥＴ信号が共に‘Ｈ’レベルのときにカ
ウント動作を行う。ＥＰ信号が‘Ｈ’レベル、ＥＴ信号
が‘Ｈ’レベルに固定されているとオア−アンドインバ
ータ回路１１出力は‘Ｈ’レベル、オア−アンドインバ
ータ回路１４，１８，２２出力は‘Ｌ’レベルとなる。
は、ＥＰ信号，ＥＴ信号が共に‘Ｈ’レベルのときにカ
ウント動作を行う。ＥＰ信号が‘Ｈ’レベル、ＥＴ信号
が‘Ｈ’レベルに固定されているとオア−アンドインバ
ータ回路１１出力は‘Ｈ’レベル、オア−アンドインバ
ータ回路１４，１８，２２出力は‘Ｌ’レベルとなる。
【００１６】この状態でパルス信号ＣＬＫ（１）が入力
されると、パルス信号ＣＬＫ（１）の立ち上がりのタイ
ミングでオア−アンドインバータ回路１１の出力がＤフ
リップフロップ回路１に読み込まれ、この結果Ｄフリッ
プフロップ回路１のＱ出力は‘Ｈ’レベルとなる一方、
ＱＣ出力は‘Ｌ’レベルとなる。Ｄフリップフロップ回
路２，３，４には‘Ｌ’レベルのオア−アンドインバー
タ回路１４，１８，２２出力が読み込まれるのでＱ出力
およびＱＣ出力は変化しない。
されると、パルス信号ＣＬＫ（１）の立ち上がりのタイ
ミングでオア−アンドインバータ回路１１の出力がＤフ
リップフロップ回路１に読み込まれ、この結果Ｄフリッ
プフロップ回路１のＱ出力は‘Ｈ’レベルとなる一方、
ＱＣ出力は‘Ｌ’レベルとなる。Ｄフリップフロップ回
路２，３，４には‘Ｌ’レベルのオア−アンドインバー
タ回路１４，１８，２２出力が読み込まれるのでＱ出力
およびＱＣ出力は変化しない。
【００１７】従って、パルス信号（１）が入力された時
点でこの４ビットグレイコードカウンタから出力される
グレイコードは（０００１）である。
点でこの４ビットグレイコードカウンタから出力される
グレイコードは（０００１）である。
【００１８】Ｄフリップフロップ回路１のＱＣ出力が
‘Ｈ’レベルから‘Ｌ’レベルに変化したことにより、
オア−アンドインバータ回路１１，１４の出力は‘Ｈ’
レベルに変化し、またオア−アンドインバータ回路１
８，２２の出力は変わらない。
‘Ｈ’レベルから‘Ｌ’レベルに変化したことにより、
オア−アンドインバータ回路１１，１４の出力は‘Ｈ’
レベルに変化し、またオア−アンドインバータ回路１
８，２２の出力は変わらない。
【００１９】この状態でパルス信号ＣＬＫ（２）が入力
されると、パルス信号ＣＬＫ（２）の立ち上がりのタイ
ミングでオア−アンドインバータ回路１１，１４の出力
はＤフリップフロップ回路２に読み込まれ、Ｄフリップ
フロップ回路２のＱ出力は‘Ｈ’レベルに変化し、ＱＣ
出力は‘Ｌ’レベルに変化する。
されると、パルス信号ＣＬＫ（２）の立ち上がりのタイ
ミングでオア−アンドインバータ回路１１，１４の出力
はＤフリップフロップ回路２に読み込まれ、Ｄフリップ
フロップ回路２のＱ出力は‘Ｈ’レベルに変化し、ＱＣ
出力は‘Ｌ’レベルに変化する。
【００２０】また、Ｄフリップフロップ回路１，３，４
のＱ出力は‘Ｈ’レベル、ＱＣ出力は‘Ｈ’レベルであ
る。
のＱ出力は‘Ｈ’レベル、ＱＣ出力は‘Ｈ’レベルであ
る。
【００２１】この結果、パルス信号ＣＬＫ（２）が入力
された時点でこの４ビットグレイコードカウンタから出
力されるグレイコードは（００１１）である。
された時点でこの４ビットグレイコードカウンタから出
力されるグレイコードは（００１１）である。
【００２２】Ｄフリップフロップ回路１，２のＱ出力が
‘Ｈ’レベル、ＱＣ出力が‘Ｌ’レベル、Ｄフリップフ
ロップ回路３，４のＱ出力が‘Ｌ’レベル、ＱＣ出力が
‘Ｈ’レベルであることから、オア−アンドインバータ
回路１１，１８，２２の出力は‘Ｌ’レベル、またオア
−アンドインバータ回路１４の出力は‘Ｈ’レベルにな
る。
‘Ｈ’レベル、ＱＣ出力が‘Ｌ’レベル、Ｄフリップフ
ロップ回路３，４のＱ出力が‘Ｌ’レベル、ＱＣ出力が
‘Ｈ’レベルであることから、オア−アンドインバータ
回路１１，１８，２２の出力は‘Ｌ’レベル、またオア
−アンドインバータ回路１４の出力は‘Ｈ’レベルにな
る。
【００２３】この状態でパルス信号ＣＬＫ（３）が入力
されると、パルス信号ＣＬＫ（３）の立ち上がりのタイ
ミングでオア−アンドインバータ回路１１，１４，１
８，２２の出力はＤフリップフロップ回路１，２，３，
４に読み込まれ、Ｄフリップフロップ回路１，３，４の
Ｑ出力は‘Ｌ’レベル、ＱＣ出力は‘Ｈ’レベルとな
り、またＤフリップフロップ回路２のＱ出力は‘Ｈ’レ
ベル、ＱＣ出力は‘Ｌ’レベルとなる。
されると、パルス信号ＣＬＫ（３）の立ち上がりのタイ
ミングでオア−アンドインバータ回路１１，１４，１
８，２２の出力はＤフリップフロップ回路１，２，３，
４に読み込まれ、Ｄフリップフロップ回路１，３，４の
Ｑ出力は‘Ｌ’レベル、ＱＣ出力は‘Ｈ’レベルとな
り、またＤフリップフロップ回路２のＱ出力は‘Ｈ’レ
ベル、ＱＣ出力は‘Ｌ’レベルとなる。
【００２４】この結果、パルス信号ＣＬＫ（３）が入力
された時点でこの４ビットグレイコードカウンタから出
力されるグレイコードは（００１０）である。
された時点でこの４ビットグレイコードカウンタから出
力されるグレイコードは（００１０）である。
【００２５】図１および図３から明らかなように、パル
ス信号ＣＬＫ（４）以降の動作についてもパルス信号Ｃ
ＬＫ（４）が入力された時点でこの４ビットグレイコー
ドカウンタから出力されるグレイコードは（０１１
０）、パルス信号ＣＬＫ（５）が入力された時点では
（０１１１）、パルス信号ＣＬＫ（６）が入力された時
点では（０１０１）、パルス信号ＣＬＫ（７）が入力さ
れた時点では（０１００）・・・となり、入力されたパ
ルス信号ＣＬＫの計数値に応じた図２に示すグレイコー
ドを出力する。
ス信号ＣＬＫ（４）以降の動作についてもパルス信号Ｃ
ＬＫ（４）が入力された時点でこの４ビットグレイコー
ドカウンタから出力されるグレイコードは（０１１
０）、パルス信号ＣＬＫ（５）が入力された時点では
（０１１１）、パルス信号ＣＬＫ（６）が入力された時
点では（０１０１）、パルス信号ＣＬＫ（７）が入力さ
れた時点では（０１００）・・・となり、入力されたパ
ルス信号ＣＬＫの計数値に応じた図２に示すグレイコー
ドを出力する。
【００２６】図４は、図１に示した４ビットグレイコー
ドアップカウンタにアップダウン機能を付加して４ビッ
トグレイコードアップ／ダウンカウンタとして構成した
ときの論理回路図である。
ドアップカウンタにアップダウン機能を付加して４ビッ
トグレイコードアップ／ダウンカウンタとして構成した
ときの論理回路図である。
【００２７】図４において、３０，３１，３２，３３は
Ｄフリップフロップ回路、３４，３５，３６，３７，４
２，４８，５４，６２，６３，６５はインバータ回路、
３８，３９，４０，４６，５１はエクスクルーシブオア
回路、５７はエクスクルーシブノア回路、４３，４５，
５０，５５はオア−アンドインバータ回路、４４，４
９，５２はアンド−オアインバータ回路、４７，５３，
６１，６６はナンド回路、６０，５８，６７はアンド回
路、５９はインバートナンド回路、６４はＪＫフリップ
フロップ回路、６８，６９はバッファである。
Ｄフリップフロップ回路、３４，３５，３６，３７，４
２，４８，５４，６２，６３，６５はインバータ回路、
３８，３９，４０，４６，５１はエクスクルーシブオア
回路、５７はエクスクルーシブノア回路、４３，４５，
５０，５５はオア−アンドインバータ回路、４４，４
９，５２はアンド−オアインバータ回路、４７，５３，
６１，６６はナンド回路、６０，５８，６７はアンド回
路、５９はインバートナンド回路、６４はＪＫフリップ
フロップ回路、６８，６９はバッファである。
【００２８】図５は、４ビットグレイコードアップ／ダ
ウンカウンタの真理値表である。
ウンカウンタの真理値表である。
【００２９】次に、この４ビットグレイコードアップ／
ダウンカウンタの動作について、図４と図６に示すタイ
ミングチャートを基に説明するる
ダウンカウンタの動作について、図４と図６に示すタイ
ミングチャートを基に説明するる
【００３０】まず、リセット信号が入力されるとＤフリ
ップフロップ回路３０，３１，３２，３３はリセットさ
れ、出力Ｑ３〜Ｑ０は（００００）にリセットされる。
またＪＫリップフロップ回路６４もリセットされ、出力
Ｑは‘Ｌ’レベル、出力ＱＣは‘Ｈ’レベルになる。
ップフロップ回路３０，３１，３２，３３はリセットさ
れ、出力Ｑ３〜Ｑ０は（００００）にリセットされる。
またＪＫリップフロップ回路６４もリセットされ、出力
Ｑは‘Ｌ’レベル、出力ＱＣは‘Ｈ’レベルになる。
【００３１】−アップカウント動作−
【００３２】リセット信号が入力される結果、オア−ア
ンドインバータ回路４３の出力は‘Ｈ’レベル、オア−
アンドインバータ回路４５，５０，５５の出力は‘Ｌ’
レベルとなる。
ンドインバータ回路４３の出力は‘Ｈ’レベル、オア−
アンドインバータ回路４５，５０，５５の出力は‘Ｌ’
レベルとなる。
【００３３】この状態でパルス信号ＣＬＫ（１）が入力
されると、パルス信号ＣＬＫ（１）の立ち上がりのタイ
ミングでオア−アンドインバータ回路４３の出力がＤフ
リップフロップ回路３０に読み込まれ、この結果Ｄフリ
ップフロップ３０のＱ出力は‘Ｈ’レベルとなる一方、
ＱＣ出力は‘Ｌ’レベルとなる。Ｄフリップフロップ３
１，３２，３３にはオア−アンドインバータ回路４５，
５０，５５の‘Ｌ’レベルの出力が読み込まれるのでＱ
出力およびＱＣ出力は変化しない。
されると、パルス信号ＣＬＫ（１）の立ち上がりのタイ
ミングでオア−アンドインバータ回路４３の出力がＤフ
リップフロップ回路３０に読み込まれ、この結果Ｄフリ
ップフロップ３０のＱ出力は‘Ｈ’レベルとなる一方、
ＱＣ出力は‘Ｌ’レベルとなる。Ｄフリップフロップ３
１，３２，３３にはオア−アンドインバータ回路４５，
５０，５５の‘Ｌ’レベルの出力が読み込まれるのでＱ
出力およびＱＣ出力は変化しない。
【００３４】従って、パルス信号（１）が入力された時
点でこの４ビットグレイコードアップ／ダウンカウンタ
から出力されるグレイコード（Ｑ３，Ｑ２，Ｑ１，Ｑ
０）は（０００１）である。
点でこの４ビットグレイコードアップ／ダウンカウンタ
から出力されるグレイコード（Ｑ３，Ｑ２，Ｑ１，Ｑ
０）は（０００１）である。
【００３５】この結果、オア−アンドインバータ回路４
３，４５の出力は‘Ｈ’レベルに変化し、またオア−ア
ンドインバータ回路５０，５５の出力は‘Ｌ’レベルと
なる。
３，４５の出力は‘Ｈ’レベルに変化し、またオア−ア
ンドインバータ回路５０，５５の出力は‘Ｌ’レベルと
なる。
【００３６】この状態で次に、パルス信号ＣＬＫ（２）
が入力されると、パルス信号ＣＬＫ（２）の立ち上がり
のタイミングでオア−アンドインバータ回路４３，４５
の‘Ｈ’レベルの出力はＤフリップフロップ回路３０，
３１に読み込まれ、Ｄフリップフロップ回路３０，３１
のＱ出力は‘Ｈ’レベル、ＱＣ出力は‘Ｌ’レベルにな
る。
が入力されると、パルス信号ＣＬＫ（２）の立ち上がり
のタイミングでオア−アンドインバータ回路４３，４５
の‘Ｈ’レベルの出力はＤフリップフロップ回路３０，
３１に読み込まれ、Ｄフリップフロップ回路３０，３１
のＱ出力は‘Ｈ’レベル、ＱＣ出力は‘Ｌ’レベルにな
る。
【００３７】オア−アンドインバータ回路５０，５５の
出力は‘Ｌ’レベルなのでＤフリップフロップ回路３
２，３３のＱ出力は‘Ｌ’レベル、ＱＣ出力は‘Ｈ’レ
ベルである。
出力は‘Ｌ’レベルなのでＤフリップフロップ回路３
２，３３のＱ出力は‘Ｌ’レベル、ＱＣ出力は‘Ｈ’レ
ベルである。
【００３８】従って、パルス信号ＣＬＫ（２）が入力さ
れた時点でこの４ビットグレイコードアップ／ダウンカ
ウンタから出力されるグレイコード（Ｑ３，Ｑ２，Ｑ
１，Ｑ０）は（００１１）である。
れた時点でこの４ビットグレイコードアップ／ダウンカ
ウンタから出力されるグレイコード（Ｑ３，Ｑ２，Ｑ
１，Ｑ０）は（００１１）である。
【００３９】Ｄフリップフロップ回路３０，３１のＱ出
力が‘Ｈ’レベルでＱＣ出力が‘Ｌ’レベル、Ｄフリッ
プフロップ回路３２，３３のＱ出力が‘Ｌ’レベル、Ｑ
Ｃ出力が‘Ｈ’レベルであることにより、オア−アンド
インバータ回路４３，５０，５５の出力は‘Ｌ’レベル
に変化し、またオア−アンドインバータ回路４５の出力
は‘Ｈ’レベルになる。
力が‘Ｈ’レベルでＱＣ出力が‘Ｌ’レベル、Ｄフリッ
プフロップ回路３２，３３のＱ出力が‘Ｌ’レベル、Ｑ
Ｃ出力が‘Ｈ’レベルであることにより、オア−アンド
インバータ回路４３，５０，５５の出力は‘Ｌ’レベル
に変化し、またオア−アンドインバータ回路４５の出力
は‘Ｈ’レベルになる。
【００４０】この状態で次に、パルス信号ＣＬＫ（３）
が入力されると、パルス信号ＣＬＫ（３）の立ち上がり
のタイミングでオア−アンドインバータ回路４３，４
５，５０，５５の出力はＤフリップフロップ回路３０，
３１，３２，３３に読み込まれ、Ｄフリップフロップ回
路３０，３２，３３のＱ出力は‘Ｌ’レベル、ＱＣ出力
は‘Ｈ’レベルになり、Ｄフリップフロップ回路３１の
Ｑ出力は‘Ｈ’レベル、ＱＣ出力は‘Ｌ’レベルにな
る。
が入力されると、パルス信号ＣＬＫ（３）の立ち上がり
のタイミングでオア−アンドインバータ回路４３，４
５，５０，５５の出力はＤフリップフロップ回路３０，
３１，３２，３３に読み込まれ、Ｄフリップフロップ回
路３０，３２，３３のＱ出力は‘Ｌ’レベル、ＱＣ出力
は‘Ｈ’レベルになり、Ｄフリップフロップ回路３１の
Ｑ出力は‘Ｈ’レベル、ＱＣ出力は‘Ｌ’レベルにな
る。
【００４１】従って、パルス信号ＣＬＫ（３）が入力さ
れた時点でこの４ビットグレイコードアップ／ダウンカ
ウンタから出力されるグレイコードは（００１０）であ
る。
れた時点でこの４ビットグレイコードアップ／ダウンカ
ウンタから出力されるグレイコードは（００１０）であ
る。
【００４２】パルス信号ＣＬＫ（４）以降の動作につい
ても図４および図６から明らかなように、パルス信号Ｃ
ＬＫ（４）が入力された時点でこの４ビットグレイコー
ドカウンタから出力されるグレイコードは（０１１
０）、パルス信号ＣＬＫ（５）が入力された時点では
（０１１１）、パルス信号ＣＬＫ（６）が入力された時
点では（０１０１）、パルス信号ＣＬＫ（７）が入力さ
れた時点では（０１００）・・・パルス信号ＣＬＫ（１
５）が入力された時点では（１０００）となる。
ても図４および図６から明らかなように、パルス信号Ｃ
ＬＫ（４）が入力された時点でこの４ビットグレイコー
ドカウンタから出力されるグレイコードは（０１１
０）、パルス信号ＣＬＫ（５）が入力された時点では
（０１１１）、パルス信号ＣＬＫ（６）が入力された時
点では（０１０１）、パルス信号ＣＬＫ（７）が入力さ
れた時点では（０１００）・・・パルス信号ＣＬＫ（１
５）が入力された時点では（１０００）となる。
【００４３】またパルス信号ＣＬＫ（１５）が入力され
ると、パルス信号ＣＬＫ（１５）の立ち上がりのタイミ
ングでキャリーアウト信号であるＣＯ出力は‘Ｈ’レベ
ルとなる。
ると、パルス信号ＣＬＫ（１５）の立ち上がりのタイミ
ングでキャリーアウト信号であるＣＯ出力は‘Ｈ’レベ
ルとなる。
【００４４】また、オア−アンドインバータ回路４３，
４５，５０の出力は‘Ｌ’レベル、オア−アンドインバ
ータ回路５５の出力は‘Ｈ’レベルとなる。
４５，５０の出力は‘Ｌ’レベル、オア−アンドインバ
ータ回路５５の出力は‘Ｈ’レベルとなる。
【００４５】−ダウンカウント動作−
【００４６】パルス信号ＣＬＫ（１６）が入力される
と、オア−アンドインバータ回路４３，４５，５０，５
５の出力がＤフリップフロップ回路３０，３１，３２，
３３にそれぞれ読み込まれ、Ｄフリップフロップ回路３
０，３１，３２のＱ出力は‘Ｌ’レベル、ＱＣ出力は
‘Ｈ’レベル、Ｄフリップフロップ回路３３のＱ出力は
‘Ｈ’レベル、ＱＣ出力は‘Ｌ’レベルとなる。
と、オア−アンドインバータ回路４３，４５，５０，５
５の出力がＤフリップフロップ回路３０，３１，３２，
３３にそれぞれ読み込まれ、Ｄフリップフロップ回路３
０，３１，３２のＱ出力は‘Ｌ’レベル、ＱＣ出力は
‘Ｈ’レベル、Ｄフリップフロップ回路３３のＱ出力は
‘Ｈ’レベル、ＱＣ出力は‘Ｌ’レベルとなる。
【００４７】従って、パルス信号（１６）が入力された
時点でこの４ビットグレイコードアップ／ダウンカウン
タから出力されるグレイコードは（１０００）である。
時点でこの４ビットグレイコードアップ／ダウンカウン
タから出力されるグレイコードは（１０００）である。
【００４８】また、ＪＫフリップフロップ６４は反転す
る。
る。
【００４９】この結果、オア−アンドインバータ回路４
３，５５の出力は‘Ｈ’レベル、オア−アンドインバー
タ回路４５，５０の出力は‘Ｌ’レベルとなる。
３，５５の出力は‘Ｈ’レベル、オア−アンドインバー
タ回路４５，５０の出力は‘Ｌ’レベルとなる。
【００５０】また、パルス信号ＣＬＫ（１６）の立ち上
がりのタイミングでキャリーアウト信号であるＣＯ出力
は‘Ｌ’レベルとなる。
がりのタイミングでキャリーアウト信号であるＣＯ出力
は‘Ｌ’レベルとなる。
【００５１】この状態でパルス信号ＣＬＫ（１７）が入
力されると、オア−アンドインバータ回路４３，４５，
５０，５５の出力がＤフリップフロップ回路３０，３
１，３２，３３にそれぞれ読み込まれ、Ｄフリップフロ
ップ回路３０，３３のＱ出力は‘Ｈ’レベル、ＱＣ出力
は‘Ｌ’レベル、Ｄフリップフロップ回路３１，３２の
Ｑ出力は‘Ｌ’レベル、ＱＣ出力は‘Ｈ’レベルとな
る。
力されると、オア−アンドインバータ回路４３，４５，
５０，５５の出力がＤフリップフロップ回路３０，３
１，３２，３３にそれぞれ読み込まれ、Ｄフリップフロ
ップ回路３０，３３のＱ出力は‘Ｈ’レベル、ＱＣ出力
は‘Ｌ’レベル、Ｄフリップフロップ回路３１，３２の
Ｑ出力は‘Ｌ’レベル、ＱＣ出力は‘Ｈ’レベルとな
る。
【００５２】従って、パルス信号（１７）が入力された
時点でこの４ビットグレイコードカウンタから出力され
るグレイコードは（１００１）である。
時点でこの４ビットグレイコードカウンタから出力され
るグレイコードは（１００１）である。
【００５３】この結果、オア−アンドインバータ回路４
３，４５，５５の出力は‘Ｈ’レベル、オア−アンドイ
ンバータ回路５０の出力は‘Ｌ’レベルとなる。
３，４５，５５の出力は‘Ｈ’レベル、オア−アンドイ
ンバータ回路５０の出力は‘Ｌ’レベルとなる。
【００５４】パルス信号ＣＬＫ（１８）以降の動作につ
いても図４および図６から明らかなように、パルス信号
ＣＬＫ（１８）が入力された時点でこの４ビットグレイ
コードアップ／ダウンカウンタから出力されるグレイコ
ードは（１０１１）、パルス信号ＣＬＫ（１９）が入力
された時点では（１０１０）、パルス信号ＣＬＫ（２
０）が入力された時点では（１１１０）、パルス信号Ｃ
ＬＫ（２１）が入力された時点では（１１１１）・・・
パルス信号ＣＬＫ（３０）が入力された時点では（００
０１）となる。
いても図４および図６から明らかなように、パルス信号
ＣＬＫ（１８）が入力された時点でこの４ビットグレイ
コードアップ／ダウンカウンタから出力されるグレイコ
ードは（１０１１）、パルス信号ＣＬＫ（１９）が入力
された時点では（１０１０）、パルス信号ＣＬＫ（２
０）が入力された時点では（１１１０）、パルス信号Ｃ
ＬＫ（２１）が入力された時点では（１１１１）・・・
パルス信号ＣＬＫ（３０）が入力された時点では（００
０１）となる。
【００５５】さらにパルス信号ＣＬＫ（３１）が入力さ
れると、パルス信号ＣＬＫ（３１）の立ち上がりのタイ
ミングでキャリーアウト信号ＣＯは再度‘Ｈ’レベルと
なる。
れると、パルス信号ＣＬＫ（３１）の立ち上がりのタイ
ミングでキャリーアウト信号ＣＯは再度‘Ｈ’レベルと
なる。
【００５６】このときオア−アンドインバータ回路４
３，４５，５０，５５の出力は‘Ｌ’レベルとなる。
３，４５，５０，５５の出力は‘Ｌ’レベルとなる。
【００５７】さらにパルス信号ＣＬＫ（３２）が入力さ
れると、オア−アンドインバータ回路４３，４５，５
０，５５の出力がＤフリップフロップ回路３０，３１，
３２，３３に読み込まれる。
れると、オア−アンドインバータ回路４３，４５，５
０，５５の出力がＤフリップフロップ回路３０，３１，
３２，３３に読み込まれる。
【００５８】従って、パルス信号（３２）が入力された
時点でこの４ビットグレイコードアップ／ダウンカウン
タから出力されるグレイコードは（００００）である。
時点でこの４ビットグレイコードアップ／ダウンカウン
タから出力されるグレイコードは（００００）である。
【００５９】この結果、オア−アンドインバータ回路４
３の出力は‘Ｈ’レベル、オア−アンドインバータ回路
４５，５０，５５の出力は‘Ｌ’レベルとなる。
３の出力は‘Ｈ’レベル、オア−アンドインバータ回路
４５，５０，５５の出力は‘Ｌ’レベルとなる。
【００６０】また、キャリーアウト信号ＣＯは‘Ｌ’レ
ベルとなる。
ベルとなる。
【００６１】このように、この４ビットグレイコードア
ップ／ダウンカウンタは、１６個のパルス信号ＣＬＫが
入力される毎にカウントアップ→ダウンカウント→カウ
ントアップ・・・を繰り返し、入力されたパルス信号の
計数値に応じた図５に示すグレイコードを出力する。
ップ／ダウンカウンタは、１６個のパルス信号ＣＬＫが
入力される毎にカウントアップ→ダウンカウント→カウ
ントアップ・・・を繰り返し、入力されたパルス信号の
計数値に応じた図５に示すグレイコードを出力する。
【００６２】図７は、図１に示す４ビットグレイコード
アップカウンタと図４に示す４ビットグレイコードアッ
プ／ダウンカウンタとにより構成した８ビットグレイコ
ードカウンタの構成を示すブロック図である。
アップカウンタと図４に示す４ビットグレイコードアッ
プ／ダウンカウンタとにより構成した８ビットグレイコ
ードカウンタの構成を示すブロック図である。
【００６３】図７において、８１は前記４ビットグレイ
コードアップ／ダウンカウンタ、８２は前記４ビットグ
レイコードアップカウンタである。
コードアップ／ダウンカウンタ、８２は前記４ビットグ
レイコードアップカウンタである。
【００６４】４ビットグレイコードアップ／ダウンカウ
ンタ８１のキャリーアウト端子ｃｏは、４ビットグレイ
コードアップカウンタ８２のＥＰ入力端子に接続されて
いる。
ンタ８１のキャリーアウト端子ｃｏは、４ビットグレイ
コードアップカウンタ８２のＥＰ入力端子に接続されて
いる。
【００６５】また、４ビットグレイコードアップ／ダウ
ンカウンタ８１の出力がＱ０〜Ｑ３の下位４ビット、４
ビットグレイコードアップカウンタ８２の出力がＱ４〜
Ｑ７の上位４ビットを構成している。
ンカウンタ８１の出力がＱ０〜Ｑ３の下位４ビット、４
ビットグレイコードアップカウンタ８２の出力がＱ４〜
Ｑ７の上位４ビットを構成している。
【００６６】次に、この８ビットグレイコードカウンタ
の動作について、図８を基に説明する。
の動作について、図８を基に説明する。
【００６７】図８は、８ビットグレイコードカウンタの
真理値表である。この真理値表から明らかなように、４
ビットグレイコードアップカウンタ８２は、パルス信号
ＣＬＫ（１）〜（１５）まではカウント動作を停止して
いる。一方、パルス信号ＣＬＫ（１）〜（１６）までは
４ビットグレイコードアップ／ダウンカウンタ８１がア
ップカウント動作を行っており、パルス信号ＣＬＫ（１
５）が入力されると、パルス信号ＣＬＫ（１５）の立ち
上がりのタイミングで‘Ｈ’レベルのキャリーアウト信
号ＣＯを出力する。
真理値表である。この真理値表から明らかなように、４
ビットグレイコードアップカウンタ８２は、パルス信号
ＣＬＫ（１）〜（１５）まではカウント動作を停止して
いる。一方、パルス信号ＣＬＫ（１）〜（１６）までは
４ビットグレイコードアップ／ダウンカウンタ８１がア
ップカウント動作を行っており、パルス信号ＣＬＫ（１
５）が入力されると、パルス信号ＣＬＫ（１５）の立ち
上がりのタイミングで‘Ｈ’レベルのキャリーアウト信
号ＣＯを出力する。
【００６８】この結果、４ビットグレイコードアップ／
ダウンカウンタ８１が出力するキャリーアウト信号ＣＯ
により４ビットグレイコードアップカウンタ８２はカウ
ント動作を行うことができる状態になり、パルス信号Ｃ
ＬＫ（１６）が供給されると４ビットグレイコードアッ
プカウンタ８２が１つカウントアップする。一方、４ビ
ットグレイコードアップ／ダウンカウンタ８１から４ビ
ットグレイコードアップカウンタ８２のキャリーアウト
端子ｃｏに供給されていたキャリーアウト信号ＣＯは
‘Ｌ’レベルになる。したがって、この時点で４ビット
グレイコードアップカウンタ８２はカウント動作を停止
する。
ダウンカウンタ８１が出力するキャリーアウト信号ＣＯ
により４ビットグレイコードアップカウンタ８２はカウ
ント動作を行うことができる状態になり、パルス信号Ｃ
ＬＫ（１６）が供給されると４ビットグレイコードアッ
プカウンタ８２が１つカウントアップする。一方、４ビ
ットグレイコードアップ／ダウンカウンタ８１から４ビ
ットグレイコードアップカウンタ８２のキャリーアウト
端子ｃｏに供給されていたキャリーアウト信号ＣＯは
‘Ｌ’レベルになる。したがって、この時点で４ビット
グレイコードアップカウンタ８２はカウント動作を停止
する。
【００６９】このときの８ビットグレイコードカウンタ
の出力Ｑ７〜Ｑ０は（０００１１０００）である。
の出力Ｑ７〜Ｑ０は（０００１１０００）である。
【００７０】さらにパルス信号ＣＬＫ（１７）から（３
１）までは、４ビットグレイコードアップカウンタ８２
はカウント動作を停止しており、４ビットグレイコード
アップ／ダウンカウンタ８１はダウンカウント動作を行
っている。
１）までは、４ビットグレイコードアップカウンタ８２
はカウント動作を停止しており、４ビットグレイコード
アップ／ダウンカウンタ８１はダウンカウント動作を行
っている。
【００７１】パルス信号ＣＬＫ（３１）が供給される
と、４ビットグレイコードアップ／ダウンカウンタ８１
は再度キャリーアウト信号ＣＯを出力する。
と、４ビットグレイコードアップ／ダウンカウンタ８１
は再度キャリーアウト信号ＣＯを出力する。
【００７２】この結果、４ビットグレイコードアップ／
ダウンカウンタ８１が出力するキャリーアウト信号ＣＯ
により４ビットグレイコードアップカウンタ８２は再度
カウント動作を行うことができる状態になり、パルス信
号ＣＬＫ（３２）が供給されると４ビットグレイコード
アップカウンタ８２が１つカウントアップする。一方、
４ビットグレイコードアップ／ダウンカウンタ８１から
４ビットグレイコードアップカウンタ８２のキャリーア
ウト端子ｃｏに供給されていたキャリーアウト信号ＣＯ
は‘Ｌ’レベルになる。したがって、この時点で４ビッ
トグレイコードアップカウンタ８２は再度カウント動作
を停止する。
ダウンカウンタ８１が出力するキャリーアウト信号ＣＯ
により４ビットグレイコードアップカウンタ８２は再度
カウント動作を行うことができる状態になり、パルス信
号ＣＬＫ（３２）が供給されると４ビットグレイコード
アップカウンタ８２が１つカウントアップする。一方、
４ビットグレイコードアップ／ダウンカウンタ８１から
４ビットグレイコードアップカウンタ８２のキャリーア
ウト端子ｃｏに供給されていたキャリーアウト信号ＣＯ
は‘Ｌ’レベルになる。したがって、この時点で４ビッ
トグレイコードアップカウンタ８２は再度カウント動作
を停止する。
【００７３】このときの８ビットグレイコードカウンタ
の出力Ｑ７〜Ｑ０は（０１１０００００）である。
の出力Ｑ７〜Ｑ０は（０１１０００００）である。
【００７４】このように、４ビットグレイコードアップ
／ダウンカウンタ８１は供給される１６個のパルス信号
ＣＬＫ毎にアップカウントとダウンカウントを繰り返
し、また４ビットグレイコードアップカウンタ８２は、
パルス信号ＣＬＫ１６個毎に１つカウントアップし、４
ビットグレイコードアップ／ダウンカウンタ８１の出力
Ｑ０〜Ｑ３と４ビットグレイコードアップカウンタ８２
の出力Ｑ７〜Ｑ４によりパルス信号ＣＬＫの計数値に応
じた２５６通りのグレイコード出力を得る。
／ダウンカウンタ８１は供給される１６個のパルス信号
ＣＬＫ毎にアップカウントとダウンカウントを繰り返
し、また４ビットグレイコードアップカウンタ８２は、
パルス信号ＣＬＫ１６個毎に１つカウントアップし、４
ビットグレイコードアップ／ダウンカウンタ８１の出力
Ｑ０〜Ｑ３と４ビットグレイコードアップカウンタ８２
の出力Ｑ７〜Ｑ４によりパルス信号ＣＬＫの計数値に応
じた２５６通りのグレイコード出力を得る。
【００７５】実施例２．なお、上述した実施例１ではキ
ャリーアウト出力を有する４ビットグレイコードアップ
／ダウンカウンタと４ビットグレイコードアップカウン
タとを組み合わせ、４ビットグレイコードアップ／ダウ
ンカウンタのキャリーアウト信号を使用して８ビットグ
レイコードカウンタを構成したが、４ビットグレイコー
ドアップ／ダウンカウンタの出力Ｑ０〜Ｑ３と４ビット
グレイコードアップカウンタの出力Ｑ４〜Ｑ７とを基
に、４ビットグレイコードアップ／ダウンカウンタと４
ビットグレイコードアップカウンタに供給されるパルス
信号ＣＬＫを制御するロジック回路をそれぞれ設け、図
８に示すグレイコード出力を得るように構成してもよ
い。
ャリーアウト出力を有する４ビットグレイコードアップ
／ダウンカウンタと４ビットグレイコードアップカウン
タとを組み合わせ、４ビットグレイコードアップ／ダウ
ンカウンタのキャリーアウト信号を使用して８ビットグ
レイコードカウンタを構成したが、４ビットグレイコー
ドアップ／ダウンカウンタの出力Ｑ０〜Ｑ３と４ビット
グレイコードアップカウンタの出力Ｑ４〜Ｑ７とを基
に、４ビットグレイコードアップ／ダウンカウンタと４
ビットグレイコードアップカウンタに供給されるパルス
信号ＣＬＫを制御するロジック回路をそれぞれ設け、図
８に示すグレイコード出力を得るように構成してもよ
い。
【００７６】
【発明の効果】この請求項１の発明によれば、アップダ
ウン機能を有したＮビットのグレイコードアップ／ダウ
ンカウンタとＭビットのグレイコードアップカウンタに
より多数ビットのグレイコードカウンタを容易かつ短時
間のうちに構成することができる効果がある。
ウン機能を有したＮビットのグレイコードアップ／ダウ
ンカウンタとＭビットのグレイコードアップカウンタに
より多数ビットのグレイコードカウンタを容易かつ短時
間のうちに構成することができる効果がある。
【００７７】この請求項２の発明によれば、グレイコー
ドアップ／ダウンカウンタにより入力パルスの計数値に
応じたグレイコードの下位桁Ｎビットのコードを出力
し、そのグレイコードアップ／ダウンカウンタの出力す
るキャリー信号を基にグレイコードアップカウンタが前
記入力パルスの計数値に応じたグレイコードの上位桁Ｍ
ビットのコードを出力するように構成したので、グレイ
コードアップ／ダウンカウンタとグレイコードアップカ
ウンタとを組み合わすだけで多数ビットのグレイコード
カウンタを容易に短時間のうちに構成できる効果があ
る。
ドアップ／ダウンカウンタにより入力パルスの計数値に
応じたグレイコードの下位桁Ｎビットのコードを出力
し、そのグレイコードアップ／ダウンカウンタの出力す
るキャリー信号を基にグレイコードアップカウンタが前
記入力パルスの計数値に応じたグレイコードの上位桁Ｍ
ビットのコードを出力するように構成したので、グレイ
コードアップ／ダウンカウンタとグレイコードアップカ
ウンタとを組み合わすだけで多数ビットのグレイコード
カウンタを容易に短時間のうちに構成できる効果があ
る。
【図１】この請求項１および請求項２の発明の一実施例
による多数ビットグレイコードカウンタに用いられる４
ビットグレイコードアップカウンタの構成を示す論理回
路図である。
による多数ビットグレイコードカウンタに用いられる４
ビットグレイコードアップカウンタの構成を示す論理回
路図である。
【図２】この請求項１および請求項２の発明の一実施例
による多数ビットグレイコードカウンタに用いられる４
ビットグレイコードアップカウンタの真理値表の説明図
である。
による多数ビットグレイコードカウンタに用いられる４
ビットグレイコードアップカウンタの真理値表の説明図
である。
【図３】この請求項１および請求項２の発明の一実施例
による多数ビットグレイコードカウンタに用いられる４
ビットグレイコードアップカウンタの動作を説明するた
めのタイミングチャート図である。
による多数ビットグレイコードカウンタに用いられる４
ビットグレイコードアップカウンタの動作を説明するた
めのタイミングチャート図である。
【図４】この請求項１および請求項２の発明の一実施例
による多数ビットグレイコードカウンタに用いられる４
ビットグレイコードアップ／ダウンカウンタの構成を示
す論理回路図である。
による多数ビットグレイコードカウンタに用いられる４
ビットグレイコードアップ／ダウンカウンタの構成を示
す論理回路図である。
【図５】この請求項１および請求項２の発明の一実施例
による多数ビットグレイコードカウンタに用いられる４
ビットグレイコードアップ／ダウンカウンタの真理値表
の説明図である。
による多数ビットグレイコードカウンタに用いられる４
ビットグレイコードアップ／ダウンカウンタの真理値表
の説明図である。
【図６】この請求項１および請求項２の発明の一実施例
による多数ビットグレイコードカウンタに用いられる４
ビットグレイコードアップ／ダウンカウンタの動作を説
明するためのタイミングチャート図である。
による多数ビットグレイコードカウンタに用いられる４
ビットグレイコードアップ／ダウンカウンタの動作を説
明するためのタイミングチャート図である。
【図７】この請求項２の発明の一実施例による８ビット
グレイコードカウンタの構成を示す論理回路図である。
グレイコードカウンタの構成を示す論理回路図である。
【図８】この請求項１および請求項２の発明の一実施例
による８ビットグレイコードカウンタの真理値表の説明
図である。
による８ビットグレイコードカウンタの真理値表の説明
図である。
【図９】従来のグレイコードカウンタの真理値表の説明
図である。
図である。
【図１０】従来のグレイコードカウンタの構成を示す論
理回路図である。
理回路図である。
８１ ４ビットグレイコードアップ／ダウンカウンタ ８２ ４ビットグレイコードアップカウンタ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年１月２１日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００３
【補正方法】変更
【補正内容】
【０００３】図１０において、１０１，１０２，１０
３，１０４はＤフリップフロップ回路、１０５，１０
６，１０７，１１１，１１２，１１３はインバータ回
路、１０８，１０９，１１０はアンド−オアインバータ
回路、１１４は排他的論理和回路、１１５はイクスクル
ーシブオア回路、１１６，１１７はアンドゲートであ
る。
３，１０４はＤフリップフロップ回路、１０５，１０
６，１０７，１１１，１１２，１１３はインバータ回
路、１０８，１０９，１１０はアンド−オアインバータ
回路、１１４は排他的論理和回路、１１５はイクスクル
ーシブオア回路、１１６，１１７はアンドゲートであ
る。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正内容】
【００２０】また、Ｄフリップフロップ回路３，４のＱ
出力は‘Ｌ’レベル、ＱＣ出力は‘Ｈ’レベル、Ｄフリ
ップフロップ回路１のＱ出力は‘Ｈ’レベル、ＱＣ出力
は‘Ｌ’レベルである。
出力は‘Ｌ’レベル、ＱＣ出力は‘Ｈ’レベル、Ｄフリ
ップフロップ回路１のＱ出力は‘Ｈ’レベル、ＱＣ出力
は‘Ｌ’レベルである。
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図１０
【補正方法】変更
【補正内容】
【図１０】
Claims (2)
- 【請求項１】 入力パルスを計数し、その計数値に応じ
たグレイコードを出力する多数ビットグレイコードカウ
ンタにおいて、アップダウン機能を有したＮビットのグ
レイコードアップ／ダウンカウンタとＭビットのグレイ
コードカウンタとを備えた多数ビットグレイコードカウ
ンタ。 - 【請求項２】 入力パルスを計数し、その計数値に応じ
たグレイコードを出力する多数ビットグレイコードカウ
ンタにおいて、入力パルスを計数し、その計数値に応じ
た下位桁Ｎビットのコードを出力すると共にキャリー信
号を出力するアップダウン機能を有したグレイコードア
ップ／ダウンカウンタと、そのグレイコードアップ／ダ
ウンカウンタの出力するキャリー信号を基に前記入力パ
ルスの計数値の上位桁Ｍビットのコードを出力するグレ
イコードカウンタとを備えた多数ビットグレイコードカ
ウンタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22096592A JPH0653818A (ja) | 1992-07-29 | 1992-07-29 | 多数ビットグレイコードカウンタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22096592A JPH0653818A (ja) | 1992-07-29 | 1992-07-29 | 多数ビットグレイコードカウンタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0653818A true JPH0653818A (ja) | 1994-02-25 |
Family
ID=16759334
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22096592A Pending JPH0653818A (ja) | 1992-07-29 | 1992-07-29 | 多数ビットグレイコードカウンタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0653818A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6907098B2 (en) | 2002-03-25 | 2005-06-14 | Oki Electric Industry Co., Ltd. | Gray code counter |
| US7596201B2 (en) | 2007-03-15 | 2009-09-29 | Epson Imaging Devices Corporation | Gray code counter and display device therewith |
| US8115845B2 (en) | 2008-02-01 | 2012-02-14 | Samsung Electronics Co., Ltd. | Counter array and image sensor including the same |
| US11757453B2 (en) | 2020-11-25 | 2023-09-12 | Sharp Semiconductor Innovation Corporation | Multi-bit gray code generation circuit |
-
1992
- 1992-07-29 JP JP22096592A patent/JPH0653818A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6907098B2 (en) | 2002-03-25 | 2005-06-14 | Oki Electric Industry Co., Ltd. | Gray code counter |
| US7596201B2 (en) | 2007-03-15 | 2009-09-29 | Epson Imaging Devices Corporation | Gray code counter and display device therewith |
| US8115845B2 (en) | 2008-02-01 | 2012-02-14 | Samsung Electronics Co., Ltd. | Counter array and image sensor including the same |
| US11757453B2 (en) | 2020-11-25 | 2023-09-12 | Sharp Semiconductor Innovation Corporation | Multi-bit gray code generation circuit |
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