JPH0653818A - 多数ビットグレイコードカウンタ - Google Patents
多数ビットグレイコードカウンタInfo
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- JPH0653818A JPH0653818A JP22096592A JP22096592A JPH0653818A JP H0653818 A JPH0653818 A JP H0653818A JP 22096592 A JP22096592 A JP 22096592A JP 22096592 A JP22096592 A JP 22096592A JP H0653818 A JPH0653818 A JP H0653818A
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Abstract
(57)【要約】
【目的】 容易かつ短時間のうちに構成することのでき
る多数ビットグレイコードカウンタを提供する。 【構成】 入力パルスを計数し、その計数値に応じたグ
レイコードを出力する多数ビットグレイコードカウンタ
であり、アップダウン機能を有したNビットのグレイコ
ードアップ/ダウンカウンタとMビットのグレイコード
カウンタとを備えていることを構成上の特徴とする。
る多数ビットグレイコードカウンタを提供する。 【構成】 入力パルスを計数し、その計数値に応じたグ
レイコードを出力する多数ビットグレイコードカウンタ
であり、アップダウン機能を有したNビットのグレイコ
ードアップ/ダウンカウンタとMビットのグレイコード
カウンタとを備えていることを構成上の特徴とする。
Description
【0001】
【産業上の利用分野】この発明は、パルス信号を計数
し、計数値に応じたグレイコードを出力する多数ビット
グレイコードカウンタに関するものである。
し、計数値に応じたグレイコードを出力する多数ビット
グレイコードカウンタに関するものである。
【0002】
【従来の技術】図9は、従来のグレイコードカウンタの
真理値表である。図10は、図9に示したグレイコード
を出力するグレイコードカウンタの構成を示す論理回路
図である。
真理値表である。図10は、図9に示したグレイコード
を出力するグレイコードカウンタの構成を示す論理回路
図である。
【0003】図10において、101,102,10
3,104はDフリップフロップ回路、105,10
6,107,108,112,116,120はインバ
ータ回路、109,110は排他的論理和回路、11
3,117,121はアンド−オアインバータ回路、1
11,114,118,122はオア−アンドインバー
タ回路、115,119,123はナンドゲート、12
4はアンドゲート、125,126はバッファ、127
はインバートアンド回路である。
3,104はDフリップフロップ回路、105,10
6,107,108,112,116,120はインバ
ータ回路、109,110は排他的論理和回路、11
3,117,121はアンド−オアインバータ回路、1
11,114,118,122はオア−アンドインバー
タ回路、115,119,123はナンドゲート、12
4はアンドゲート、125,126はバッファ、127
はインバートアンド回路である。
【0004】このグレイコードカウンタの出力(Q0,
Q1,Q2,Q3)は、パルス信号CLKが入力される
度にパルス信号の計数値に応じた図9に示すようなグレ
イコードを出力する。
Q1,Q2,Q3)は、パルス信号CLKが入力される
度にパルス信号の計数値に応じた図9に示すようなグレ
イコードを出力する。
【0005】
【発明が解決しようとする課題】従来のグレイコードカ
ウンタは以上のように構成されており、このようなグレ
イコードカウンタを構成するときには、図9に示す真理
値表や状態遷移図、さらには状態遷移表を基に論理関数
を求め、これを実現するロジック回路を組み立てること
により行うためビット数の多いグレイコードカウンタを
構成しょうとすると複雑になり困難を究め時間を要して
しまう問題点があった。
ウンタは以上のように構成されており、このようなグレ
イコードカウンタを構成するときには、図9に示す真理
値表や状態遷移図、さらには状態遷移表を基に論理関数
を求め、これを実現するロジック回路を組み立てること
により行うためビット数の多いグレイコードカウンタを
構成しょうとすると複雑になり困難を究め時間を要して
しまう問題点があった。
【0006】この発明は上記のような問題点を解消する
ためになされたもので、容易かつ短時間のうちに構成す
ることのできる多数ビットグレイコードカウンタを提供
することを目的とする。
ためになされたもので、容易かつ短時間のうちに構成す
ることのできる多数ビットグレイコードカウンタを提供
することを目的とする。
【0007】
【課題を解決するための手段】この請求項1の発明に係
る多数ビットグレイコードカウンタは、アップダウン機
能を有したNビットのグレイコードアップ/ダウンカウ
ンタとMビットのグレイコードカウンタとを備えたもの
である。
る多数ビットグレイコードカウンタは、アップダウン機
能を有したNビットのグレイコードアップ/ダウンカウ
ンタとMビットのグレイコードカウンタとを備えたもの
である。
【0008】この請求項2の発明に係る多数ビットグレ
イコードカウンタは、入力パルスを計数し、その計数値
に応じた下位桁Nビットのコードを出力すると共にキャ
リー信号を出力するアップダウン機能を有したグレイコ
ードアップ/ダウンカウンタと、そのグレイコードアッ
プ/ダウンカウンタの出力するキャリー信号を基に前記
入力パルスの計数値の上位桁Mビットのコードを出力す
るグレイコードカウンタとを備えたものである。
イコードカウンタは、入力パルスを計数し、その計数値
に応じた下位桁Nビットのコードを出力すると共にキャ
リー信号を出力するアップダウン機能を有したグレイコ
ードアップ/ダウンカウンタと、そのグレイコードアッ
プ/ダウンカウンタの出力するキャリー信号を基に前記
入力パルスの計数値の上位桁Mビットのコードを出力す
るグレイコードカウンタとを備えたものである。
【0009】
【作用】この請求項1の発明における多数ビットグレイ
コードカウンタは、アップダウン機能を有したNビット
のグレイコードアップ/ダウンカウンタとMビットのグ
レイコードカウンタにより多数ビットのグレイコードカ
ウンタを容易かつ短時間のうちに構成する。
コードカウンタは、アップダウン機能を有したNビット
のグレイコードアップ/ダウンカウンタとMビットのグ
レイコードカウンタにより多数ビットのグレイコードカ
ウンタを容易かつ短時間のうちに構成する。
【0010】この請求項2の発明における多数ビットグ
レイコードカウンタは、グレイコードアップ/ダウンカ
ウンタにより入力パルスの計数値に応じたグレイコード
の下位桁Nビットのコードを出力し、そのグレイコード
アップ/ダウンカウンタの出力するキャリー信号を基に
グレイコードカウンタが前記入力パルスの計数値に応じ
たグレイコードの上位桁Mビットのコードを出力する。
したがって多数ビットのグレイコードカウンタを容易に
短時間のうちに構成できる。
レイコードカウンタは、グレイコードアップ/ダウンカ
ウンタにより入力パルスの計数値に応じたグレイコード
の下位桁Nビットのコードを出力し、そのグレイコード
アップ/ダウンカウンタの出力するキャリー信号を基に
グレイコードカウンタが前記入力パルスの計数値に応じ
たグレイコードの上位桁Mビットのコードを出力する。
したがって多数ビットのグレイコードカウンタを容易に
短時間のうちに構成できる。
【0011】
【実施例】実施例1.以下、この発明の実施例1を図に
ついて説明する。図1はこの実施例1の多数ビットグレ
イコードカウンタに使用する4ビットグレイコードアッ
プカウンタの構成を示す論理回路図である。
ついて説明する。図1はこの実施例1の多数ビットグレ
イコードカウンタに使用する4ビットグレイコードアッ
プカウンタの構成を示す論理回路図である。
【0012】図1において、1,2,3,4はDフリッ
プフロップ回路、5,6,7,8,12,16,20は
インバータ回路、9,10は排他的論理和回路、13,
17,21はアンド−オアインバータ回路、11,1
4,18,22はオア−アンドインバータ回路、15,
19,23はナンドゲート、24はアンドゲート、2
5,26はバッファ、27はインバートアンド回路であ
る。
プフロップ回路、5,6,7,8,12,16,20は
インバータ回路、9,10は排他的論理和回路、13,
17,21はアンド−オアインバータ回路、11,1
4,18,22はオア−アンドインバータ回路、15,
19,23はナンドゲート、24はアンドゲート、2
5,26はバッファ、27はインバートアンド回路であ
る。
【0013】次に、この4ビットグレイコードアップカ
ウンタの動作について図1と図3のタイミングチャート
に基づいて説明する。
ウンタの動作について図1と図3のタイミングチャート
に基づいて説明する。
【0014】まず、リセット信号がバッファ26を介し
てDフリップフロップ回路1,2,3,4のリセット信
号入力端子に加えられると、Dフリップフロップ回路
1,2,3,4のQ出力は全て‘L’レベルになる。こ
れと同時にQC出力は全て‘H’レベルになる。
てDフリップフロップ回路1,2,3,4のリセット信
号入力端子に加えられると、Dフリップフロップ回路
1,2,3,4のQ出力は全て‘L’レベルになる。こ
れと同時にQC出力は全て‘H’レベルになる。
【0015】この4ビットグレイコードアップカウンタ
は、EP信号,ET信号が共に‘H’レベルのときにカ
ウント動作を行う。EP信号が‘H’レベル、ET信号
が‘H’レベルに固定されているとオア−アンドインバ
ータ回路11出力は‘H’レベル、オア−アンドインバ
ータ回路14,18,22出力は‘L’レベルとなる。
は、EP信号,ET信号が共に‘H’レベルのときにカ
ウント動作を行う。EP信号が‘H’レベル、ET信号
が‘H’レベルに固定されているとオア−アンドインバ
ータ回路11出力は‘H’レベル、オア−アンドインバ
ータ回路14,18,22出力は‘L’レベルとなる。
【0016】この状態でパルス信号CLK(1)が入力
されると、パルス信号CLK(1)の立ち上がりのタイ
ミングでオア−アンドインバータ回路11の出力がDフ
リップフロップ回路1に読み込まれ、この結果Dフリッ
プフロップ回路1のQ出力は‘H’レベルとなる一方、
QC出力は‘L’レベルとなる。Dフリップフロップ回
路2,3,4には‘L’レベルのオア−アンドインバー
タ回路14,18,22出力が読み込まれるのでQ出力
およびQC出力は変化しない。
されると、パルス信号CLK(1)の立ち上がりのタイ
ミングでオア−アンドインバータ回路11の出力がDフ
リップフロップ回路1に読み込まれ、この結果Dフリッ
プフロップ回路1のQ出力は‘H’レベルとなる一方、
QC出力は‘L’レベルとなる。Dフリップフロップ回
路2,3,4には‘L’レベルのオア−アンドインバー
タ回路14,18,22出力が読み込まれるのでQ出力
およびQC出力は変化しない。
【0017】従って、パルス信号(1)が入力された時
点でこの4ビットグレイコードカウンタから出力される
グレイコードは(0001)である。
点でこの4ビットグレイコードカウンタから出力される
グレイコードは(0001)である。
【0018】Dフリップフロップ回路1のQC出力が
‘H’レベルから‘L’レベルに変化したことにより、
オア−アンドインバータ回路11,14の出力は‘H’
レベルに変化し、またオア−アンドインバータ回路1
8,22の出力は変わらない。
‘H’レベルから‘L’レベルに変化したことにより、
オア−アンドインバータ回路11,14の出力は‘H’
レベルに変化し、またオア−アンドインバータ回路1
8,22の出力は変わらない。
【0019】この状態でパルス信号CLK(2)が入力
されると、パルス信号CLK(2)の立ち上がりのタイ
ミングでオア−アンドインバータ回路11,14の出力
はDフリップフロップ回路2に読み込まれ、Dフリップ
フロップ回路2のQ出力は‘H’レベルに変化し、QC
出力は‘L’レベルに変化する。
されると、パルス信号CLK(2)の立ち上がりのタイ
ミングでオア−アンドインバータ回路11,14の出力
はDフリップフロップ回路2に読み込まれ、Dフリップ
フロップ回路2のQ出力は‘H’レベルに変化し、QC
出力は‘L’レベルに変化する。
【0020】また、Dフリップフロップ回路1,3,4
のQ出力は‘H’レベル、QC出力は‘H’レベルであ
る。
のQ出力は‘H’レベル、QC出力は‘H’レベルであ
る。
【0021】この結果、パルス信号CLK(2)が入力
された時点でこの4ビットグレイコードカウンタから出
力されるグレイコードは(0011)である。
された時点でこの4ビットグレイコードカウンタから出
力されるグレイコードは(0011)である。
【0022】Dフリップフロップ回路1,2のQ出力が
‘H’レベル、QC出力が‘L’レベル、Dフリップフ
ロップ回路3,4のQ出力が‘L’レベル、QC出力が
‘H’レベルであることから、オア−アンドインバータ
回路11,18,22の出力は‘L’レベル、またオア
−アンドインバータ回路14の出力は‘H’レベルにな
る。
‘H’レベル、QC出力が‘L’レベル、Dフリップフ
ロップ回路3,4のQ出力が‘L’レベル、QC出力が
‘H’レベルであることから、オア−アンドインバータ
回路11,18,22の出力は‘L’レベル、またオア
−アンドインバータ回路14の出力は‘H’レベルにな
る。
【0023】この状態でパルス信号CLK(3)が入力
されると、パルス信号CLK(3)の立ち上がりのタイ
ミングでオア−アンドインバータ回路11,14,1
8,22の出力はDフリップフロップ回路1,2,3,
4に読み込まれ、Dフリップフロップ回路1,3,4の
Q出力は‘L’レベル、QC出力は‘H’レベルとな
り、またDフリップフロップ回路2のQ出力は‘H’レ
ベル、QC出力は‘L’レベルとなる。
されると、パルス信号CLK(3)の立ち上がりのタイ
ミングでオア−アンドインバータ回路11,14,1
8,22の出力はDフリップフロップ回路1,2,3,
4に読み込まれ、Dフリップフロップ回路1,3,4の
Q出力は‘L’レベル、QC出力は‘H’レベルとな
り、またDフリップフロップ回路2のQ出力は‘H’レ
ベル、QC出力は‘L’レベルとなる。
【0024】この結果、パルス信号CLK(3)が入力
された時点でこの4ビットグレイコードカウンタから出
力されるグレイコードは(0010)である。
された時点でこの4ビットグレイコードカウンタから出
力されるグレイコードは(0010)である。
【0025】図1および図3から明らかなように、パル
ス信号CLK(4)以降の動作についてもパルス信号C
LK(4)が入力された時点でこの4ビットグレイコー
ドカウンタから出力されるグレイコードは(011
0)、パルス信号CLK(5)が入力された時点では
(0111)、パルス信号CLK(6)が入力された時
点では(0101)、パルス信号CLK(7)が入力さ
れた時点では(0100)・・・となり、入力されたパ
ルス信号CLKの計数値に応じた図2に示すグレイコー
ドを出力する。
ス信号CLK(4)以降の動作についてもパルス信号C
LK(4)が入力された時点でこの4ビットグレイコー
ドカウンタから出力されるグレイコードは(011
0)、パルス信号CLK(5)が入力された時点では
(0111)、パルス信号CLK(6)が入力された時
点では(0101)、パルス信号CLK(7)が入力さ
れた時点では(0100)・・・となり、入力されたパ
ルス信号CLKの計数値に応じた図2に示すグレイコー
ドを出力する。
【0026】図4は、図1に示した4ビットグレイコー
ドアップカウンタにアップダウン機能を付加して4ビッ
トグレイコードアップ/ダウンカウンタとして構成した
ときの論理回路図である。
ドアップカウンタにアップダウン機能を付加して4ビッ
トグレイコードアップ/ダウンカウンタとして構成した
ときの論理回路図である。
【0027】図4において、30,31,32,33は
Dフリップフロップ回路、34,35,36,37,4
2,48,54,62,63,65はインバータ回路、
38,39,40,46,51はエクスクルーシブオア
回路、57はエクスクルーシブノア回路、43,45,
50,55はオア−アンドインバータ回路、44,4
9,52はアンド−オアインバータ回路、47,53,
61,66はナンド回路、60,58,67はアンド回
路、59はインバートナンド回路、64はJKフリップ
フロップ回路、68,69はバッファである。
Dフリップフロップ回路、34,35,36,37,4
2,48,54,62,63,65はインバータ回路、
38,39,40,46,51はエクスクルーシブオア
回路、57はエクスクルーシブノア回路、43,45,
50,55はオア−アンドインバータ回路、44,4
9,52はアンド−オアインバータ回路、47,53,
61,66はナンド回路、60,58,67はアンド回
路、59はインバートナンド回路、64はJKフリップ
フロップ回路、68,69はバッファである。
【0028】図5は、4ビットグレイコードアップ/ダ
ウンカウンタの真理値表である。
ウンカウンタの真理値表である。
【0029】次に、この4ビットグレイコードアップ/
ダウンカウンタの動作について、図4と図6に示すタイ
ミングチャートを基に説明するる
ダウンカウンタの動作について、図4と図6に示すタイ
ミングチャートを基に説明するる
【0030】まず、リセット信号が入力されるとDフリ
ップフロップ回路30,31,32,33はリセットさ
れ、出力Q3〜Q0は(0000)にリセットされる。
またJKリップフロップ回路64もリセットされ、出力
Qは‘L’レベル、出力QCは‘H’レベルになる。
ップフロップ回路30,31,32,33はリセットさ
れ、出力Q3〜Q0は(0000)にリセットされる。
またJKリップフロップ回路64もリセットされ、出力
Qは‘L’レベル、出力QCは‘H’レベルになる。
【0031】−アップカウント動作−
【0032】リセット信号が入力される結果、オア−ア
ンドインバータ回路43の出力は‘H’レベル、オア−
アンドインバータ回路45,50,55の出力は‘L’
レベルとなる。
ンドインバータ回路43の出力は‘H’レベル、オア−
アンドインバータ回路45,50,55の出力は‘L’
レベルとなる。
【0033】この状態でパルス信号CLK(1)が入力
されると、パルス信号CLK(1)の立ち上がりのタイ
ミングでオア−アンドインバータ回路43の出力がDフ
リップフロップ回路30に読み込まれ、この結果Dフリ
ップフロップ30のQ出力は‘H’レベルとなる一方、
QC出力は‘L’レベルとなる。Dフリップフロップ3
1,32,33にはオア−アンドインバータ回路45,
50,55の‘L’レベルの出力が読み込まれるのでQ
出力およびQC出力は変化しない。
されると、パルス信号CLK(1)の立ち上がりのタイ
ミングでオア−アンドインバータ回路43の出力がDフ
リップフロップ回路30に読み込まれ、この結果Dフリ
ップフロップ30のQ出力は‘H’レベルとなる一方、
QC出力は‘L’レベルとなる。Dフリップフロップ3
1,32,33にはオア−アンドインバータ回路45,
50,55の‘L’レベルの出力が読み込まれるのでQ
出力およびQC出力は変化しない。
【0034】従って、パルス信号(1)が入力された時
点でこの4ビットグレイコードアップ/ダウンカウンタ
から出力されるグレイコード(Q3,Q2,Q1,Q
0)は(0001)である。
点でこの4ビットグレイコードアップ/ダウンカウンタ
から出力されるグレイコード(Q3,Q2,Q1,Q
0)は(0001)である。
【0035】この結果、オア−アンドインバータ回路4
3,45の出力は‘H’レベルに変化し、またオア−ア
ンドインバータ回路50,55の出力は‘L’レベルと
なる。
3,45の出力は‘H’レベルに変化し、またオア−ア
ンドインバータ回路50,55の出力は‘L’レベルと
なる。
【0036】この状態で次に、パルス信号CLK(2)
が入力されると、パルス信号CLK(2)の立ち上がり
のタイミングでオア−アンドインバータ回路43,45
の‘H’レベルの出力はDフリップフロップ回路30,
31に読み込まれ、Dフリップフロップ回路30,31
のQ出力は‘H’レベル、QC出力は‘L’レベルにな
る。
が入力されると、パルス信号CLK(2)の立ち上がり
のタイミングでオア−アンドインバータ回路43,45
の‘H’レベルの出力はDフリップフロップ回路30,
31に読み込まれ、Dフリップフロップ回路30,31
のQ出力は‘H’レベル、QC出力は‘L’レベルにな
る。
【0037】オア−アンドインバータ回路50,55の
出力は‘L’レベルなのでDフリップフロップ回路3
2,33のQ出力は‘L’レベル、QC出力は‘H’レ
ベルである。
出力は‘L’レベルなのでDフリップフロップ回路3
2,33のQ出力は‘L’レベル、QC出力は‘H’レ
ベルである。
【0038】従って、パルス信号CLK(2)が入力さ
れた時点でこの4ビットグレイコードアップ/ダウンカ
ウンタから出力されるグレイコード(Q3,Q2,Q
1,Q0)は(0011)である。
れた時点でこの4ビットグレイコードアップ/ダウンカ
ウンタから出力されるグレイコード(Q3,Q2,Q
1,Q0)は(0011)である。
【0039】Dフリップフロップ回路30,31のQ出
力が‘H’レベルでQC出力が‘L’レベル、Dフリッ
プフロップ回路32,33のQ出力が‘L’レベル、Q
C出力が‘H’レベルであることにより、オア−アンド
インバータ回路43,50,55の出力は‘L’レベル
に変化し、またオア−アンドインバータ回路45の出力
は‘H’レベルになる。
力が‘H’レベルでQC出力が‘L’レベル、Dフリッ
プフロップ回路32,33のQ出力が‘L’レベル、Q
C出力が‘H’レベルであることにより、オア−アンド
インバータ回路43,50,55の出力は‘L’レベル
に変化し、またオア−アンドインバータ回路45の出力
は‘H’レベルになる。
【0040】この状態で次に、パルス信号CLK(3)
が入力されると、パルス信号CLK(3)の立ち上がり
のタイミングでオア−アンドインバータ回路43,4
5,50,55の出力はDフリップフロップ回路30,
31,32,33に読み込まれ、Dフリップフロップ回
路30,32,33のQ出力は‘L’レベル、QC出力
は‘H’レベルになり、Dフリップフロップ回路31の
Q出力は‘H’レベル、QC出力は‘L’レベルにな
る。
が入力されると、パルス信号CLK(3)の立ち上がり
のタイミングでオア−アンドインバータ回路43,4
5,50,55の出力はDフリップフロップ回路30,
31,32,33に読み込まれ、Dフリップフロップ回
路30,32,33のQ出力は‘L’レベル、QC出力
は‘H’レベルになり、Dフリップフロップ回路31の
Q出力は‘H’レベル、QC出力は‘L’レベルにな
る。
【0041】従って、パルス信号CLK(3)が入力さ
れた時点でこの4ビットグレイコードアップ/ダウンカ
ウンタから出力されるグレイコードは(0010)であ
る。
れた時点でこの4ビットグレイコードアップ/ダウンカ
ウンタから出力されるグレイコードは(0010)であ
る。
【0042】パルス信号CLK(4)以降の動作につい
ても図4および図6から明らかなように、パルス信号C
LK(4)が入力された時点でこの4ビットグレイコー
ドカウンタから出力されるグレイコードは(011
0)、パルス信号CLK(5)が入力された時点では
(0111)、パルス信号CLK(6)が入力された時
点では(0101)、パルス信号CLK(7)が入力さ
れた時点では(0100)・・・パルス信号CLK(1
5)が入力された時点では(1000)となる。
ても図4および図6から明らかなように、パルス信号C
LK(4)が入力された時点でこの4ビットグレイコー
ドカウンタから出力されるグレイコードは(011
0)、パルス信号CLK(5)が入力された時点では
(0111)、パルス信号CLK(6)が入力された時
点では(0101)、パルス信号CLK(7)が入力さ
れた時点では(0100)・・・パルス信号CLK(1
5)が入力された時点では(1000)となる。
【0043】またパルス信号CLK(15)が入力され
ると、パルス信号CLK(15)の立ち上がりのタイミ
ングでキャリーアウト信号であるCO出力は‘H’レベ
ルとなる。
ると、パルス信号CLK(15)の立ち上がりのタイミ
ングでキャリーアウト信号であるCO出力は‘H’レベ
ルとなる。
【0044】また、オア−アンドインバータ回路43,
45,50の出力は‘L’レベル、オア−アンドインバ
ータ回路55の出力は‘H’レベルとなる。
45,50の出力は‘L’レベル、オア−アンドインバ
ータ回路55の出力は‘H’レベルとなる。
【0045】−ダウンカウント動作−
【0046】パルス信号CLK(16)が入力される
と、オア−アンドインバータ回路43,45,50,5
5の出力がDフリップフロップ回路30,31,32,
33にそれぞれ読み込まれ、Dフリップフロップ回路3
0,31,32のQ出力は‘L’レベル、QC出力は
‘H’レベル、Dフリップフロップ回路33のQ出力は
‘H’レベル、QC出力は‘L’レベルとなる。
と、オア−アンドインバータ回路43,45,50,5
5の出力がDフリップフロップ回路30,31,32,
33にそれぞれ読み込まれ、Dフリップフロップ回路3
0,31,32のQ出力は‘L’レベル、QC出力は
‘H’レベル、Dフリップフロップ回路33のQ出力は
‘H’レベル、QC出力は‘L’レベルとなる。
【0047】従って、パルス信号(16)が入力された
時点でこの4ビットグレイコードアップ/ダウンカウン
タから出力されるグレイコードは(1000)である。
時点でこの4ビットグレイコードアップ/ダウンカウン
タから出力されるグレイコードは(1000)である。
【0048】また、JKフリップフロップ64は反転す
る。
る。
【0049】この結果、オア−アンドインバータ回路4
3,55の出力は‘H’レベル、オア−アンドインバー
タ回路45,50の出力は‘L’レベルとなる。
3,55の出力は‘H’レベル、オア−アンドインバー
タ回路45,50の出力は‘L’レベルとなる。
【0050】また、パルス信号CLK(16)の立ち上
がりのタイミングでキャリーアウト信号であるCO出力
は‘L’レベルとなる。
がりのタイミングでキャリーアウト信号であるCO出力
は‘L’レベルとなる。
【0051】この状態でパルス信号CLK(17)が入
力されると、オア−アンドインバータ回路43,45,
50,55の出力がDフリップフロップ回路30,3
1,32,33にそれぞれ読み込まれ、Dフリップフロ
ップ回路30,33のQ出力は‘H’レベル、QC出力
は‘L’レベル、Dフリップフロップ回路31,32の
Q出力は‘L’レベル、QC出力は‘H’レベルとな
る。
力されると、オア−アンドインバータ回路43,45,
50,55の出力がDフリップフロップ回路30,3
1,32,33にそれぞれ読み込まれ、Dフリップフロ
ップ回路30,33のQ出力は‘H’レベル、QC出力
は‘L’レベル、Dフリップフロップ回路31,32の
Q出力は‘L’レベル、QC出力は‘H’レベルとな
る。
【0052】従って、パルス信号(17)が入力された
時点でこの4ビットグレイコードカウンタから出力され
るグレイコードは(1001)である。
時点でこの4ビットグレイコードカウンタから出力され
るグレイコードは(1001)である。
【0053】この結果、オア−アンドインバータ回路4
3,45,55の出力は‘H’レベル、オア−アンドイ
ンバータ回路50の出力は‘L’レベルとなる。
3,45,55の出力は‘H’レベル、オア−アンドイ
ンバータ回路50の出力は‘L’レベルとなる。
【0054】パルス信号CLK(18)以降の動作につ
いても図4および図6から明らかなように、パルス信号
CLK(18)が入力された時点でこの4ビットグレイ
コードアップ/ダウンカウンタから出力されるグレイコ
ードは(1011)、パルス信号CLK(19)が入力
された時点では(1010)、パルス信号CLK(2
0)が入力された時点では(1110)、パルス信号C
LK(21)が入力された時点では(1111)・・・
パルス信号CLK(30)が入力された時点では(00
01)となる。
いても図4および図6から明らかなように、パルス信号
CLK(18)が入力された時点でこの4ビットグレイ
コードアップ/ダウンカウンタから出力されるグレイコ
ードは(1011)、パルス信号CLK(19)が入力
された時点では(1010)、パルス信号CLK(2
0)が入力された時点では(1110)、パルス信号C
LK(21)が入力された時点では(1111)・・・
パルス信号CLK(30)が入力された時点では(00
01)となる。
【0055】さらにパルス信号CLK(31)が入力さ
れると、パルス信号CLK(31)の立ち上がりのタイ
ミングでキャリーアウト信号COは再度‘H’レベルと
なる。
れると、パルス信号CLK(31)の立ち上がりのタイ
ミングでキャリーアウト信号COは再度‘H’レベルと
なる。
【0056】このときオア−アンドインバータ回路4
3,45,50,55の出力は‘L’レベルとなる。
3,45,50,55の出力は‘L’レベルとなる。
【0057】さらにパルス信号CLK(32)が入力さ
れると、オア−アンドインバータ回路43,45,5
0,55の出力がDフリップフロップ回路30,31,
32,33に読み込まれる。
れると、オア−アンドインバータ回路43,45,5
0,55の出力がDフリップフロップ回路30,31,
32,33に読み込まれる。
【0058】従って、パルス信号(32)が入力された
時点でこの4ビットグレイコードアップ/ダウンカウン
タから出力されるグレイコードは(0000)である。
時点でこの4ビットグレイコードアップ/ダウンカウン
タから出力されるグレイコードは(0000)である。
【0059】この結果、オア−アンドインバータ回路4
3の出力は‘H’レベル、オア−アンドインバータ回路
45,50,55の出力は‘L’レベルとなる。
3の出力は‘H’レベル、オア−アンドインバータ回路
45,50,55の出力は‘L’レベルとなる。
【0060】また、キャリーアウト信号COは‘L’レ
ベルとなる。
ベルとなる。
【0061】このように、この4ビットグレイコードア
ップ/ダウンカウンタは、16個のパルス信号CLKが
入力される毎にカウントアップ→ダウンカウント→カウ
ントアップ・・・を繰り返し、入力されたパルス信号の
計数値に応じた図5に示すグレイコードを出力する。
ップ/ダウンカウンタは、16個のパルス信号CLKが
入力される毎にカウントアップ→ダウンカウント→カウ
ントアップ・・・を繰り返し、入力されたパルス信号の
計数値に応じた図5に示すグレイコードを出力する。
【0062】図7は、図1に示す4ビットグレイコード
アップカウンタと図4に示す4ビットグレイコードアッ
プ/ダウンカウンタとにより構成した8ビットグレイコ
ードカウンタの構成を示すブロック図である。
アップカウンタと図4に示す4ビットグレイコードアッ
プ/ダウンカウンタとにより構成した8ビットグレイコ
ードカウンタの構成を示すブロック図である。
【0063】図7において、81は前記4ビットグレイ
コードアップ/ダウンカウンタ、82は前記4ビットグ
レイコードアップカウンタである。
コードアップ/ダウンカウンタ、82は前記4ビットグ
レイコードアップカウンタである。
【0064】4ビットグレイコードアップ/ダウンカウ
ンタ81のキャリーアウト端子coは、4ビットグレイ
コードアップカウンタ82のEP入力端子に接続されて
いる。
ンタ81のキャリーアウト端子coは、4ビットグレイ
コードアップカウンタ82のEP入力端子に接続されて
いる。
【0065】また、4ビットグレイコードアップ/ダウ
ンカウンタ81の出力がQ0〜Q3の下位4ビット、4
ビットグレイコードアップカウンタ82の出力がQ4〜
Q7の上位4ビットを構成している。
ンカウンタ81の出力がQ0〜Q3の下位4ビット、4
ビットグレイコードアップカウンタ82の出力がQ4〜
Q7の上位4ビットを構成している。
【0066】次に、この8ビットグレイコードカウンタ
の動作について、図8を基に説明する。
の動作について、図8を基に説明する。
【0067】図8は、8ビットグレイコードカウンタの
真理値表である。この真理値表から明らかなように、4
ビットグレイコードアップカウンタ82は、パルス信号
CLK(1)〜(15)まではカウント動作を停止して
いる。一方、パルス信号CLK(1)〜(16)までは
4ビットグレイコードアップ/ダウンカウンタ81がア
ップカウント動作を行っており、パルス信号CLK(1
5)が入力されると、パルス信号CLK(15)の立ち
上がりのタイミングで‘H’レベルのキャリーアウト信
号COを出力する。
真理値表である。この真理値表から明らかなように、4
ビットグレイコードアップカウンタ82は、パルス信号
CLK(1)〜(15)まではカウント動作を停止して
いる。一方、パルス信号CLK(1)〜(16)までは
4ビットグレイコードアップ/ダウンカウンタ81がア
ップカウント動作を行っており、パルス信号CLK(1
5)が入力されると、パルス信号CLK(15)の立ち
上がりのタイミングで‘H’レベルのキャリーアウト信
号COを出力する。
【0068】この結果、4ビットグレイコードアップ/
ダウンカウンタ81が出力するキャリーアウト信号CO
により4ビットグレイコードアップカウンタ82はカウ
ント動作を行うことができる状態になり、パルス信号C
LK(16)が供給されると4ビットグレイコードアッ
プカウンタ82が1つカウントアップする。一方、4ビ
ットグレイコードアップ/ダウンカウンタ81から4ビ
ットグレイコードアップカウンタ82のキャリーアウト
端子coに供給されていたキャリーアウト信号COは
‘L’レベルになる。したがって、この時点で4ビット
グレイコードアップカウンタ82はカウント動作を停止
する。
ダウンカウンタ81が出力するキャリーアウト信号CO
により4ビットグレイコードアップカウンタ82はカウ
ント動作を行うことができる状態になり、パルス信号C
LK(16)が供給されると4ビットグレイコードアッ
プカウンタ82が1つカウントアップする。一方、4ビ
ットグレイコードアップ/ダウンカウンタ81から4ビ
ットグレイコードアップカウンタ82のキャリーアウト
端子coに供給されていたキャリーアウト信号COは
‘L’レベルになる。したがって、この時点で4ビット
グレイコードアップカウンタ82はカウント動作を停止
する。
【0069】このときの8ビットグレイコードカウンタ
の出力Q7〜Q0は(00011000)である。
の出力Q7〜Q0は(00011000)である。
【0070】さらにパルス信号CLK(17)から(3
1)までは、4ビットグレイコードアップカウンタ82
はカウント動作を停止しており、4ビットグレイコード
アップ/ダウンカウンタ81はダウンカウント動作を行
っている。
1)までは、4ビットグレイコードアップカウンタ82
はカウント動作を停止しており、4ビットグレイコード
アップ/ダウンカウンタ81はダウンカウント動作を行
っている。
【0071】パルス信号CLK(31)が供給される
と、4ビットグレイコードアップ/ダウンカウンタ81
は再度キャリーアウト信号COを出力する。
と、4ビットグレイコードアップ/ダウンカウンタ81
は再度キャリーアウト信号COを出力する。
【0072】この結果、4ビットグレイコードアップ/
ダウンカウンタ81が出力するキャリーアウト信号CO
により4ビットグレイコードアップカウンタ82は再度
カウント動作を行うことができる状態になり、パルス信
号CLK(32)が供給されると4ビットグレイコード
アップカウンタ82が1つカウントアップする。一方、
4ビットグレイコードアップ/ダウンカウンタ81から
4ビットグレイコードアップカウンタ82のキャリーア
ウト端子coに供給されていたキャリーアウト信号CO
は‘L’レベルになる。したがって、この時点で4ビッ
トグレイコードアップカウンタ82は再度カウント動作
を停止する。
ダウンカウンタ81が出力するキャリーアウト信号CO
により4ビットグレイコードアップカウンタ82は再度
カウント動作を行うことができる状態になり、パルス信
号CLK(32)が供給されると4ビットグレイコード
アップカウンタ82が1つカウントアップする。一方、
4ビットグレイコードアップ/ダウンカウンタ81から
4ビットグレイコードアップカウンタ82のキャリーア
ウト端子coに供給されていたキャリーアウト信号CO
は‘L’レベルになる。したがって、この時点で4ビッ
トグレイコードアップカウンタ82は再度カウント動作
を停止する。
【0073】このときの8ビットグレイコードカウンタ
の出力Q7〜Q0は(01100000)である。
の出力Q7〜Q0は(01100000)である。
【0074】このように、4ビットグレイコードアップ
/ダウンカウンタ81は供給される16個のパルス信号
CLK毎にアップカウントとダウンカウントを繰り返
し、また4ビットグレイコードアップカウンタ82は、
パルス信号CLK16個毎に1つカウントアップし、4
ビットグレイコードアップ/ダウンカウンタ81の出力
Q0〜Q3と4ビットグレイコードアップカウンタ82
の出力Q7〜Q4によりパルス信号CLKの計数値に応
じた256通りのグレイコード出力を得る。
/ダウンカウンタ81は供給される16個のパルス信号
CLK毎にアップカウントとダウンカウントを繰り返
し、また4ビットグレイコードアップカウンタ82は、
パルス信号CLK16個毎に1つカウントアップし、4
ビットグレイコードアップ/ダウンカウンタ81の出力
Q0〜Q3と4ビットグレイコードアップカウンタ82
の出力Q7〜Q4によりパルス信号CLKの計数値に応
じた256通りのグレイコード出力を得る。
【0075】実施例2.なお、上述した実施例1ではキ
ャリーアウト出力を有する4ビットグレイコードアップ
/ダウンカウンタと4ビットグレイコードアップカウン
タとを組み合わせ、4ビットグレイコードアップ/ダウ
ンカウンタのキャリーアウト信号を使用して8ビットグ
レイコードカウンタを構成したが、4ビットグレイコー
ドアップ/ダウンカウンタの出力Q0〜Q3と4ビット
グレイコードアップカウンタの出力Q4〜Q7とを基
に、4ビットグレイコードアップ/ダウンカウンタと4
ビットグレイコードアップカウンタに供給されるパルス
信号CLKを制御するロジック回路をそれぞれ設け、図
8に示すグレイコード出力を得るように構成してもよ
い。
ャリーアウト出力を有する4ビットグレイコードアップ
/ダウンカウンタと4ビットグレイコードアップカウン
タとを組み合わせ、4ビットグレイコードアップ/ダウ
ンカウンタのキャリーアウト信号を使用して8ビットグ
レイコードカウンタを構成したが、4ビットグレイコー
ドアップ/ダウンカウンタの出力Q0〜Q3と4ビット
グレイコードアップカウンタの出力Q4〜Q7とを基
に、4ビットグレイコードアップ/ダウンカウンタと4
ビットグレイコードアップカウンタに供給されるパルス
信号CLKを制御するロジック回路をそれぞれ設け、図
8に示すグレイコード出力を得るように構成してもよ
い。
【0076】
【発明の効果】この請求項1の発明によれば、アップダ
ウン機能を有したNビットのグレイコードアップ/ダウ
ンカウンタとMビットのグレイコードアップカウンタに
より多数ビットのグレイコードカウンタを容易かつ短時
間のうちに構成することができる効果がある。
ウン機能を有したNビットのグレイコードアップ/ダウ
ンカウンタとMビットのグレイコードアップカウンタに
より多数ビットのグレイコードカウンタを容易かつ短時
間のうちに構成することができる効果がある。
【0077】この請求項2の発明によれば、グレイコー
ドアップ/ダウンカウンタにより入力パルスの計数値に
応じたグレイコードの下位桁Nビットのコードを出力
し、そのグレイコードアップ/ダウンカウンタの出力す
るキャリー信号を基にグレイコードアップカウンタが前
記入力パルスの計数値に応じたグレイコードの上位桁M
ビットのコードを出力するように構成したので、グレイ
コードアップ/ダウンカウンタとグレイコードアップカ
ウンタとを組み合わすだけで多数ビットのグレイコード
カウンタを容易に短時間のうちに構成できる効果があ
る。
ドアップ/ダウンカウンタにより入力パルスの計数値に
応じたグレイコードの下位桁Nビットのコードを出力
し、そのグレイコードアップ/ダウンカウンタの出力す
るキャリー信号を基にグレイコードアップカウンタが前
記入力パルスの計数値に応じたグレイコードの上位桁M
ビットのコードを出力するように構成したので、グレイ
コードアップ/ダウンカウンタとグレイコードアップカ
ウンタとを組み合わすだけで多数ビットのグレイコード
カウンタを容易に短時間のうちに構成できる効果があ
る。
【図1】この請求項1および請求項2の発明の一実施例
による多数ビットグレイコードカウンタに用いられる4
ビットグレイコードアップカウンタの構成を示す論理回
路図である。
による多数ビットグレイコードカウンタに用いられる4
ビットグレイコードアップカウンタの構成を示す論理回
路図である。
【図2】この請求項1および請求項2の発明の一実施例
による多数ビットグレイコードカウンタに用いられる4
ビットグレイコードアップカウンタの真理値表の説明図
である。
による多数ビットグレイコードカウンタに用いられる4
ビットグレイコードアップカウンタの真理値表の説明図
である。
【図3】この請求項1および請求項2の発明の一実施例
による多数ビットグレイコードカウンタに用いられる4
ビットグレイコードアップカウンタの動作を説明するた
めのタイミングチャート図である。
による多数ビットグレイコードカウンタに用いられる4
ビットグレイコードアップカウンタの動作を説明するた
めのタイミングチャート図である。
【図4】この請求項1および請求項2の発明の一実施例
による多数ビットグレイコードカウンタに用いられる4
ビットグレイコードアップ/ダウンカウンタの構成を示
す論理回路図である。
による多数ビットグレイコードカウンタに用いられる4
ビットグレイコードアップ/ダウンカウンタの構成を示
す論理回路図である。
【図5】この請求項1および請求項2の発明の一実施例
による多数ビットグレイコードカウンタに用いられる4
ビットグレイコードアップ/ダウンカウンタの真理値表
の説明図である。
による多数ビットグレイコードカウンタに用いられる4
ビットグレイコードアップ/ダウンカウンタの真理値表
の説明図である。
【図6】この請求項1および請求項2の発明の一実施例
による多数ビットグレイコードカウンタに用いられる4
ビットグレイコードアップ/ダウンカウンタの動作を説
明するためのタイミングチャート図である。
による多数ビットグレイコードカウンタに用いられる4
ビットグレイコードアップ/ダウンカウンタの動作を説
明するためのタイミングチャート図である。
【図7】この請求項2の発明の一実施例による8ビット
グレイコードカウンタの構成を示す論理回路図である。
グレイコードカウンタの構成を示す論理回路図である。
【図8】この請求項1および請求項2の発明の一実施例
による8ビットグレイコードカウンタの真理値表の説明
図である。
による8ビットグレイコードカウンタの真理値表の説明
図である。
【図9】従来のグレイコードカウンタの真理値表の説明
図である。
図である。
【図10】従来のグレイコードカウンタの構成を示す論
理回路図である。
理回路図である。
81 4ビットグレイコードアップ/ダウンカウンタ 82 4ビットグレイコードアップカウンタ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成5年1月21日
【手続補正1】
【補正対象書類名】明細書
【補正対象項目名】0003
【補正方法】変更
【補正内容】
【0003】図10において、101,102,10
3,104はDフリップフロップ回路、105,10
6,107,111,112,113はインバータ回
路、108,109,110はアンド−オアインバータ
回路、114は排他的論理和回路、115はイクスクル
ーシブオア回路、116,117はアンドゲートであ
る。
3,104はDフリップフロップ回路、105,10
6,107,111,112,113はインバータ回
路、108,109,110はアンド−オアインバータ
回路、114は排他的論理和回路、115はイクスクル
ーシブオア回路、116,117はアンドゲートであ
る。
【手続補正2】
【補正対象書類名】明細書
【補正対象項目名】0020
【補正方法】変更
【補正内容】
【0020】また、Dフリップフロップ回路3,4のQ
出力は‘L’レベル、QC出力は‘H’レベル、Dフリ
ップフロップ回路1のQ出力は‘H’レベル、QC出力
は‘L’レベルである。
出力は‘L’レベル、QC出力は‘H’レベル、Dフリ
ップフロップ回路1のQ出力は‘H’レベル、QC出力
は‘L’レベルである。
【手続補正3】
【補正対象書類名】図面
【補正対象項目名】図10
【補正方法】変更
【補正内容】
【図10】
Claims (2)
- 【請求項1】 入力パルスを計数し、その計数値に応じ
たグレイコードを出力する多数ビットグレイコードカウ
ンタにおいて、アップダウン機能を有したNビットのグ
レイコードアップ/ダウンカウンタとMビットのグレイ
コードカウンタとを備えた多数ビットグレイコードカウ
ンタ。 - 【請求項2】 入力パルスを計数し、その計数値に応じ
たグレイコードを出力する多数ビットグレイコードカウ
ンタにおいて、入力パルスを計数し、その計数値に応じ
た下位桁Nビットのコードを出力すると共にキャリー信
号を出力するアップダウン機能を有したグレイコードア
ップ/ダウンカウンタと、そのグレイコードアップ/ダ
ウンカウンタの出力するキャリー信号を基に前記入力パ
ルスの計数値の上位桁Mビットのコードを出力するグレ
イコードカウンタとを備えた多数ビットグレイコードカ
ウンタ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22096592A JPH0653818A (ja) | 1992-07-29 | 1992-07-29 | 多数ビットグレイコードカウンタ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22096592A JPH0653818A (ja) | 1992-07-29 | 1992-07-29 | 多数ビットグレイコードカウンタ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0653818A true JPH0653818A (ja) | 1994-02-25 |
Family
ID=16759334
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP22096592A Pending JPH0653818A (ja) | 1992-07-29 | 1992-07-29 | 多数ビットグレイコードカウンタ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0653818A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6907098B2 (en) | 2002-03-25 | 2005-06-14 | Oki Electric Industry Co., Ltd. | Gray code counter |
US7596201B2 (en) | 2007-03-15 | 2009-09-29 | Epson Imaging Devices Corporation | Gray code counter and display device therewith |
US8115845B2 (en) | 2008-02-01 | 2012-02-14 | Samsung Electronics Co., Ltd. | Counter array and image sensor including the same |
US11757453B2 (en) | 2020-11-25 | 2023-09-12 | Sharp Semiconductor Innovation Corporation | Multi-bit gray code generation circuit |
-
1992
- 1992-07-29 JP JP22096592A patent/JPH0653818A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6907098B2 (en) | 2002-03-25 | 2005-06-14 | Oki Electric Industry Co., Ltd. | Gray code counter |
US7596201B2 (en) | 2007-03-15 | 2009-09-29 | Epson Imaging Devices Corporation | Gray code counter and display device therewith |
US8115845B2 (en) | 2008-02-01 | 2012-02-14 | Samsung Electronics Co., Ltd. | Counter array and image sensor including the same |
US11757453B2 (en) | 2020-11-25 | 2023-09-12 | Sharp Semiconductor Innovation Corporation | Multi-bit gray code generation circuit |
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