JP2000081967A - 二乗演算回路 - Google Patents
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- JP2000081967A JP2000081967A JP10250573A JP25057398A JP2000081967A JP 2000081967 A JP2000081967 A JP 2000081967A JP 10250573 A JP10250573 A JP 10250573A JP 25057398 A JP25057398 A JP 25057398A JP 2000081967 A JP2000081967 A JP 2000081967A
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Abstract
(57)【要約】
【課題】 回路規模が小さく、また、演算速度が速く、
且つ、開発期間の短縮化を図ることが可能な二乗演算回
路を提供すること。 【解決手段】 入力３ビットデータ（ａ２、ａ１、ａ
０）の二乗値を算出して出力する３ビットデータの二乗
演算回路２０であって、上記入力３ビットデータの最上
位ビットデータを除く、下位２ビットデータを入力と
し、その二乗値を算出して出力する２ビットデータ二乗
演算回路１０と、上記入力３ビットデータの下位２ビッ
トデータの各ビットデータと最上位ビットデータとの論
理積をとる２個のアンドゲート２２及び２３と、上記２
ビットデータ二乗演算回路１０の出力である４ビットデ
ータの内の最上位ビットのデータと、上記２個のアンド
ゲートの各出力データと、上記入力３ビットデータの最
上位ビットデータとを入力として、出力６ビットデータ
の上位３ビットデータを出力する、２個の加算器２４及
び２５から成る加算器群とを設けて成る。
且つ、開発期間の短縮化を図ることが可能な二乗演算回
路を提供すること。 【解決手段】 入力３ビットデータ（ａ２、ａ１、ａ
０）の二乗値を算出して出力する３ビットデータの二乗
演算回路２０であって、上記入力３ビットデータの最上
位ビットデータを除く、下位２ビットデータを入力と
し、その二乗値を算出して出力する２ビットデータ二乗
演算回路１０と、上記入力３ビットデータの下位２ビッ
トデータの各ビットデータと最上位ビットデータとの論
理積をとる２個のアンドゲート２２及び２３と、上記２
ビットデータ二乗演算回路１０の出力である４ビットデ
ータの内の最上位ビットのデータと、上記２個のアンド
ゲートの各出力データと、上記入力３ビットデータの最
上位ビットデータとを入力として、出力６ビットデータ
の上位３ビットデータを出力する、２個の加算器２４及
び２５から成る加算器群とを設けて成る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置に於けるディジタル二乗演算回路に関するものであ
る。
置に於けるディジタル二乗演算回路に関するものであ
る。
【０００２】
【従来の技術】図４に、従来技術（従来技術１）による
二乗演算を行う方法を示す。この方法はＮビットの乗算
器４０を用いて二乗演算を行うものである。
二乗演算を行う方法を示す。この方法はＮビットの乗算
器４０を用いて二乗演算を行うものである。
【０００３】乗算器４０は、Ｎビットの乗算器であり、
入力するデータのビット幅に合わせて、乗算器の種類を
選択する。例えば、入力データが４ビットである場合
は、乗算器４０は、４ビット入力の乗算器を使用する。
また、入力データが８ビットである場合は、乗算器４０
は、８ビット入力の乗算器を使用する。更に、入力デー
タが１６ビットであれば、乗算器４０は、１６ビット入
力の乗算器を使用する。
入力するデータのビット幅に合わせて、乗算器の種類を
選択する。例えば、入力データが４ビットである場合
は、乗算器４０は、４ビット入力の乗算器を使用する。
また、入力データが８ビットである場合は、乗算器４０
は、８ビット入力の乗算器を使用する。更に、入力デー
タが１６ビットであれば、乗算器４０は、１６ビット入
力の乗算器を使用する。
【０００４】しかしながら、この従来技術１によれば、
一般的な乗算器を用いて二乗演算を実行しており、二乗
演算には不必要な論理回路が組み込まれているため、必
要以上に回路規模が大きくなるという問題点や、処理速
度が遅くなるといった問題点があった。
一般的な乗算器を用いて二乗演算を実行しており、二乗
演算には不必要な論理回路が組み込まれているため、必
要以上に回路規模が大きくなるという問題点や、処理速
度が遅くなるといった問題点があった。
【０００５】そこで、この問題点を解決するものとし
て、不必要な論理回路部分を削減し、回路の簡略化を図
るとともに、処理速度の向上を図った二乗演算回路が、
特開平６−２３０９３９号公報に於いて提案されている
（従来技術２）。
て、不必要な論理回路部分を削減し、回路の簡略化を図
るとともに、処理速度の向上を図った二乗演算回路が、
特開平６−２３０９３９号公報に於いて提案されている
（従来技術２）。
【０００６】図５に、該公報に示される二乗演算回路の
構成を、２ビット入力の場合を例にとって示す。
構成を、２ビット入力の場合を例にとって示す。
【０００７】図５に於いて、２ビットのデータａ０、ａ
１を入力し、４ビットのデータｑ０、ｑ１、ｑ２、ｑ３
を出力するための２ビット二乗演算回路は、入力ビット
データａ０をバッファリングし、出力ビットデータｑ０
を出力するためのインバータ５０、５１と、ローレベル
（ＧＮＤ）の信号をバッファし、出力ビットデータｑ１
を出力するためのバッファ５２と、入力ビットデータａ
１を反転するためのインバータ５３と、前記インバータ
５１、５３の出力信号を入力し、その否定論理和をとっ
て、出力ビットデータｑ２を出力するためのノアゲート
５４と、前記インバータ５０、５３の出力信号を入力
し、その否定論理和をとって、出力ビットデータｑ３を
出力するためのノアゲート５５とから構成されている。
１を入力し、４ビットのデータｑ０、ｑ１、ｑ２、ｑ３
を出力するための２ビット二乗演算回路は、入力ビット
データａ０をバッファリングし、出力ビットデータｑ０
を出力するためのインバータ５０、５１と、ローレベル
（ＧＮＤ）の信号をバッファし、出力ビットデータｑ１
を出力するためのバッファ５２と、入力ビットデータａ
１を反転するためのインバータ５３と、前記インバータ
５１、５３の出力信号を入力し、その否定論理和をとっ
て、出力ビットデータｑ２を出力するためのノアゲート
５４と、前記インバータ５０、５３の出力信号を入力
し、その否定論理和をとって、出力ビットデータｑ３を
出力するためのノアゲート５５とから構成されている。
【０００８】上記従来技術２の２ビット二乗演算回路
は、入力に対する出力の関係式を求め、その式を最大限
簡略化し、２ビットの二乗演算回路を構成している。更
に、３ビットから６ビットまでの入力データに関して
も、それぞれ、入力に対する出力の関係式を求め、その
式を最大限簡略化し、該当するビットの二乗演算回路を
構成する。すなわち、２ビットから６ビットまでの入力
データを二乗演算する場合に於いて、それぞれ、互いに
独立した構成にて二乗演算回路を実現している。
は、入力に対する出力の関係式を求め、その式を最大限
簡略化し、２ビットの二乗演算回路を構成している。更
に、３ビットから６ビットまでの入力データに関して
も、それぞれ、入力に対する出力の関係式を求め、その
式を最大限簡略化し、該当するビットの二乗演算回路を
構成する。すなわち、２ビットから６ビットまでの入力
データを二乗演算する場合に於いて、それぞれ、互いに
独立した構成にて二乗演算回路を実現している。
【０００９】
【発明が解決しようとする課題】しかしながら、前述し
たように、上記従来技術１によれば、一般的な乗算器を
用いて二乗演算を実行しており、二乗演算に不必要な論
理回路が組み込まれているために、必要以上に回路規模
が大きいという問題点や、処理速度の高速化の妨げにな
るという問題点がある。
たように、上記従来技術１によれば、一般的な乗算器を
用いて二乗演算を実行しており、二乗演算に不必要な論
理回路が組み込まれているために、必要以上に回路規模
が大きいという問題点や、処理速度の高速化の妨げにな
るという問題点がある。
【００１０】また、上記従来技術２によれば、Ｎビット
のデータの二乗演算回路のための論理式を求めて、簡略
化し、その式による論理式を具現化しているため、必要
とするデータのビット幅毎に、二乗演算回路を用意しな
ければならない。このため、異なるデータ幅の二乗演算
回路が複数必要なときは、それぞれの二乗演算回路を独
立して集積化しなければならず、異なるデータ幅の二乗
演算回路が必要となる度に、集積回路を新たに設計する
必要があり、開発期間の増大を招くという問題点があ
る。
のデータの二乗演算回路のための論理式を求めて、簡略
化し、その式による論理式を具現化しているため、必要
とするデータのビット幅毎に、二乗演算回路を用意しな
ければならない。このため、異なるデータ幅の二乗演算
回路が複数必要なときは、それぞれの二乗演算回路を独
立して集積化しなければならず、異なるデータ幅の二乗
演算回路が必要となる度に、集積回路を新たに設計する
必要があり、開発期間の増大を招くという問題点があ
る。
【００１１】本発明は、上記に鑑みなされたものであ
り、入力データを二乗演算する場合に於いて、回路規模
が小さく、また、演算速度が速く、且つ、開発期間の短
縮化を図ることが可能な二乗演算回路を提供することを
目的とするものである。
り、入力データを二乗演算する場合に於いて、回路規模
が小さく、また、演算速度が速く、且つ、開発期間の短
縮化を図ることが可能な二乗演算回路を提供することを
目的とするものである。
【００１２】
【課題を解決するための手段】上記目的を達成するた
め、本発明の二乗演算回路は、入力Ｎビットデータ（Ｎ
は３以上の整数）の二乗値を算出して出力するＮビット
データの二乗演算回路であって、上記入力Ｎビットデー
タの最上位ビットデータを除く、下位（Ｎ−１）ビット
データを入力とし、その二乗値を算出して出力する（Ｎ
−１）ビットデータ二乗演算回路と、上記入力Ｎビット
データの下位（Ｎ−１）ビットデータの各ビットデータ
と最上位ビットデータとの論理積をとる（Ｎ−１）個の
アンドゲートと、上記（Ｎ−１）ビットデータ二乗演算
回路の出力である２（Ｎ−１）ビットデータの内の上位
（Ｎ−２）ビットのデータと、上記（Ｎ−１）個のアン
ドゲートの各出力データと、上記入力Ｎビットデータの
最上位ビットデータとを入力として、出力２Ｎビットデ
ータの上位Ｎビットデータを出力する、（Ｎ−１）個の
加算器ら成る加算器群とを設けてなることを特徴とす
る。
め、本発明の二乗演算回路は、入力Ｎビットデータ（Ｎ
は３以上の整数）の二乗値を算出して出力するＮビット
データの二乗演算回路であって、上記入力Ｎビットデー
タの最上位ビットデータを除く、下位（Ｎ−１）ビット
データを入力とし、その二乗値を算出して出力する（Ｎ
−１）ビットデータ二乗演算回路と、上記入力Ｎビット
データの下位（Ｎ−１）ビットデータの各ビットデータ
と最上位ビットデータとの論理積をとる（Ｎ−１）個の
アンドゲートと、上記（Ｎ−１）ビットデータ二乗演算
回路の出力である２（Ｎ−１）ビットデータの内の上位
（Ｎ−２）ビットのデータと、上記（Ｎ−１）個のアン
ドゲートの各出力データと、上記入力Ｎビットデータの
最上位ビットデータとを入力として、出力２Ｎビットデ
ータの上位Ｎビットデータを出力する、（Ｎ−１）個の
加算器ら成る加算器群とを設けてなることを特徴とす
る。
【００１３】また、本発明の二乗演算回路は、上記の二
乗演算回路に於いて、その構成要素である２ビットデー
タの二乗演算回路が、１個のアンドゲートと、１個の半
加算器とにより構成されて成ることを特徴とする。
乗演算回路に於いて、その構成要素である２ビットデー
タの二乗演算回路が、１個のアンドゲートと、１個の半
加算器とにより構成されて成ることを特徴とする。
【００１４】かかる本発明の二乗演算回路によれば、二
乗演算専用回路として構成するため、回路規模の縮小、
演算速度の向上を図ることができる。また、（Ｎ−１）
ビットデータの二乗演算回路を基本構成要素とし、これ
に、（Ｎ−１）個のアンドゲート及び加算器を付加し
て、より上位のＮビットデータの二乗演算回路を実現す
る構成としているので、既存資源を有効に活用して、短
期間で、より上位の二乗演算回路を構成することがで
き、開発期間の短縮化を図ることができるものである。
乗演算専用回路として構成するため、回路規模の縮小、
演算速度の向上を図ることができる。また、（Ｎ−１）
ビットデータの二乗演算回路を基本構成要素とし、これ
に、（Ｎ−１）個のアンドゲート及び加算器を付加し
て、より上位のＮビットデータの二乗演算回路を実現す
る構成としているので、既存資源を有効に活用して、短
期間で、より上位の二乗演算回路を構成することがで
き、開発期間の短縮化を図ることができるものである。
【００１５】
【発明の実施の形態】以下、本発明の実施形態につい
て、図面を参照して詳細に説明する。
て、図面を参照して詳細に説明する。
【００１６】図２は、本発明の二乗演算回路に於いて基
本となる、２ビットデータの二乗演算回路１０の回路構
成図である。図２に示される２ビットデータ二乗演算回
路を、そのまま取り込み、これに、２個のアンドゲー
ト、及び２個の加算器（各１個の半加算器及び全加算
器）を付加することにより、３ビットデータの二乗演算
回路が構成される。また、該３ビットデータ二乗演算回
路を、そのまま取り込み、これに、３個のアンドゲー
ト、及び３個の加算器（１個の半加算器と２個の全加算
器）を付加することにより、４ビットデータの二乗演算
回路が構成される。以下、全く同様に、（Ｎ−１）ビッ
トデータの二乗演算回路を、そのまま取り込み、これ
に、（Ｎ−１）個のアンドゲート、及び（Ｎ−１）個の
加算器を付加することにより、Ｎビットデータの二乗演
算回路が構成される。
本となる、２ビットデータの二乗演算回路１０の回路構
成図である。図２に示される２ビットデータ二乗演算回
路を、そのまま取り込み、これに、２個のアンドゲー
ト、及び２個の加算器（各１個の半加算器及び全加算
器）を付加することにより、３ビットデータの二乗演算
回路が構成される。また、該３ビットデータ二乗演算回
路を、そのまま取り込み、これに、３個のアンドゲー
ト、及び３個の加算器（１個の半加算器と２個の全加算
器）を付加することにより、４ビットデータの二乗演算
回路が構成される。以下、全く同様に、（Ｎ−１）ビッ
トデータの二乗演算回路を、そのまま取り込み、これ
に、（Ｎ−１）個のアンドゲート、及び（Ｎ−１）個の
加算器を付加することにより、Ｎビットデータの二乗演
算回路が構成される。
【００１７】図２に示される２ビットデータの二乗演算
回路１０は、入力２ビットデータ（ａ１、ａ０）の二乗
データである出力４ビットデータ（ｑ３、ｑ２、ｑ１、
ｑ０）を出力するものであって、ｑ０には、ａ０が、そ
のまま出力される。また、ｑ１には、常に、ローレベル
データが出力される。更に、ａ０及びａ１を、その入力
とするアンドゲート１１の出力データ（Ａ）とａ１
（Ｂ）とを加算して、加算結果データＳと桁上げデータ
Ｃ０とを出力する半加算器（ＨＡ）１２が設けられ、該
半加算器１２の加算結果データＳが、ｑ２として出力さ
れ、同桁上げデータＣ０が、ｑ３として出力される。
回路１０は、入力２ビットデータ（ａ１、ａ０）の二乗
データである出力４ビットデータ（ｑ３、ｑ２、ｑ１、
ｑ０）を出力するものであって、ｑ０には、ａ０が、そ
のまま出力される。また、ｑ１には、常に、ローレベル
データが出力される。更に、ａ０及びａ１を、その入力
とするアンドゲート１１の出力データ（Ａ）とａ１
（Ｂ）とを加算して、加算結果データＳと桁上げデータ
Ｃ０とを出力する半加算器（ＨＡ）１２が設けられ、該
半加算器１２の加算結果データＳが、ｑ２として出力さ
れ、同桁上げデータＣ０が、ｑ３として出力される。
【００１８】この２ビットデータ二乗演算回路の真理値
表を、以下の表１に示す。
表を、以下の表１に示す。
【００１９】
【表１】
【００２０】なお、図２の構成に於いては、入力及び出
力に、バッファ回路を特に設けていないが、適宜、設け
る構成として良いものであることは言うまでもない。以
下に説明する、３ビットデータの二乗演算回路、４ビッ
トデータの二乗演算回路等に於いても同様である。
力に、バッファ回路を特に設けていないが、適宜、設け
る構成として良いものであることは言うまでもない。以
下に説明する、３ビットデータの二乗演算回路、４ビッ
トデータの二乗演算回路等に於いても同様である。
【００２１】以上に説明した２ビットデータ二乗演算回
路をベースとして、より上位の二乗演算回路が構成され
るものであるが、本発明に於いて、２ビットデータの二
乗演算回路は、図２の構成に限定されるものではなく、
他の論理回路構成の２ビットデータ二乗演算回路を用い
てもよいものであることは言うまでもない。
路をベースとして、より上位の二乗演算回路が構成され
るものであるが、本発明に於いて、２ビットデータの二
乗演算回路は、図２の構成に限定されるものではなく、
他の論理回路構成の２ビットデータ二乗演算回路を用い
てもよいものであることは言うまでもない。
【００２２】図１は、上記２ビットデータの二乗演算回
路１０を、その基本構成要素として含み、これに、アン
ドゲート及び加算器を付加して構成した、３ビットデー
タの二乗演算回路の回路構成図である。
路１０を、その基本構成要素として含み、これに、アン
ドゲート及び加算器を付加して構成した、３ビットデー
タの二乗演算回路の回路構成図である。
【００２３】図１に示される３ビットデータの二乗演算
回路２０は、入力３ビットデータ（ａ２、ａ１、ａ０）
の二乗データである出力６ビットデータ（ｑ５、ｑ４、
ｑ３、ｑ２、ｑ１、ｑ０）を出力するものであって、ま
ず、下位２ビットのデータ（ａ１、ａ０）を、その入力
（Ａ１、Ａ０）として、その二乗データである出力デー
タ（Ｑ３、Ｑ２，Ｑ１、Ｑ０）を出力する２ビットデー
タ二乗演算回路１０を含む。この２ビットデータ二乗演
算回路１０の下位３ビットデータＱ２、Ｑ１、Ｑ０が、
それぞれ、出力データｑ２、ｑ１、ｑ０として出力され
る。
回路２０は、入力３ビットデータ（ａ２、ａ１、ａ０）
の二乗データである出力６ビットデータ（ｑ５、ｑ４、
ｑ３、ｑ２、ｑ１、ｑ０）を出力するものであって、ま
ず、下位２ビットのデータ（ａ１、ａ０）を、その入力
（Ａ１、Ａ０）として、その二乗データである出力デー
タ（Ｑ３、Ｑ２，Ｑ１、Ｑ０）を出力する２ビットデー
タ二乗演算回路１０を含む。この２ビットデータ二乗演
算回路１０の下位３ビットデータＱ２、Ｑ１、Ｑ０が、
それぞれ、出力データｑ２、ｑ１、ｑ０として出力され
る。
【００２４】上記２ビットデータ二乗演算回路１０に付
加する付加構成要素として、２個のアンドゲート２２及
び２３と、２個の加算器（半加算器（ＨＡ）２４及び全
加算器（ＦＡ）２５）とが設けられる。
加する付加構成要素として、２個のアンドゲート２２及
び２３と、２個の加算器（半加算器（ＨＡ）２４及び全
加算器（ＦＡ）２５）とが設けられる。
【００２５】アンドゲート２２は、入力データの最上位
ビットデータａ２と最下位（第１位）ビットデータａ０
の論理積データを出力する。また、アンドゲート２３
は、入力データの最上位ビットデータａ２と第２位ビッ
トデータａ１の論理積データを出力する。
ビットデータａ２と最下位（第１位）ビットデータａ０
の論理積データを出力する。また、アンドゲート２３
は、入力データの最上位ビットデータａ２と第２位ビッ
トデータａ１の論理積データを出力する。
【００２６】また、２ビットデータ二乗演算回路１０の
出力最上位ビットデータＱ３（Ａ）と、アンドゲート２
２の出力データ（Ｂ）とを加算して、加算結果データＳ
と桁上げデータＣ０とを出力する半加算器（ＨＡ）２４
が設けられ、該半加算器２４の加算結果データＳが、ｑ
３として出力される。また、上記半加算器２４の桁上げ
データＣ０（Ａ）と、アンドゲート２３の出力データ
（Ｂ）と、入力最上位ビットデータａ２（Ｃ）とを加算
して、加算結果データＳと桁上げデータＣ０を出力する
全加算器（ＦＡ）２５が設けられ、該全加算器２５の加
算結果データＳが、ｑ４として出力され、同桁上げデー
タＣ０が、ｑ５として出力される。
出力最上位ビットデータＱ３（Ａ）と、アンドゲート２
２の出力データ（Ｂ）とを加算して、加算結果データＳ
と桁上げデータＣ０とを出力する半加算器（ＨＡ）２４
が設けられ、該半加算器２４の加算結果データＳが、ｑ
３として出力される。また、上記半加算器２４の桁上げ
データＣ０（Ａ）と、アンドゲート２３の出力データ
（Ｂ）と、入力最上位ビットデータａ２（Ｃ）とを加算
して、加算結果データＳと桁上げデータＣ０を出力する
全加算器（ＦＡ）２５が設けられ、該全加算器２５の加
算結果データＳが、ｑ４として出力され、同桁上げデー
タＣ０が、ｑ５として出力される。
【００２７】この３ビットデータ二乗演算回路２０の真
理値表を、以下の表２に示す。
理値表を、以下の表２に示す。
【００２８】
【表２】
【００２９】図３は、上記３ビットデータの二乗演算回
路２０を、その基本構成要素として含み、これに、アン
ドゲート及び加算器を付加して構成した、４ビットデー
タの二乗演算回路の回路構成図である。
路２０を、その基本構成要素として含み、これに、アン
ドゲート及び加算器を付加して構成した、４ビットデー
タの二乗演算回路の回路構成図である。
【００３０】図３に示される４ビットデータの二乗演算
回路３０は、入力４ビットデータ（ａ３、ａ２、ａ１、
ａ０）の二乗データである出力８ビットデータ（ｑ７、
ｑ６、ｑ５、ｑ４、ｑ３、ｑ２、ｑ１、ｑ０）を出力す
るものであって、まず、下位３ビットのデータ（ａ２、
ａ１、ａ０）を、その入力（Ａ２、Ａ１、Ａ０）とし
て、その二乗データである６ビット出力データ（Ｑ５、
Ｑ４、Ｑ３、Ｑ２，Ｑ１、Ｑ０）を出力する３ビットデ
ータ二乗演算回路２０を含む。この３ビットデータ二乗
演算回路２０の下位４ビットデータＱ３、Ｑ２、Ｑ１、
Ｑ０が、それぞれ、出力データｑ３、ｑ２、ｑ１、ｑ０
として出力される。
回路３０は、入力４ビットデータ（ａ３、ａ２、ａ１、
ａ０）の二乗データである出力８ビットデータ（ｑ７、
ｑ６、ｑ５、ｑ４、ｑ３、ｑ２、ｑ１、ｑ０）を出力す
るものであって、まず、下位３ビットのデータ（ａ２、
ａ１、ａ０）を、その入力（Ａ２、Ａ１、Ａ０）とし
て、その二乗データである６ビット出力データ（Ｑ５、
Ｑ４、Ｑ３、Ｑ２，Ｑ１、Ｑ０）を出力する３ビットデ
ータ二乗演算回路２０を含む。この３ビットデータ二乗
演算回路２０の下位４ビットデータＱ３、Ｑ２、Ｑ１、
Ｑ０が、それぞれ、出力データｑ３、ｑ２、ｑ１、ｑ０
として出力される。
【００３１】上記３ビットデータ二乗演算回路２０に付
加する付加構成要素として、３個のアンドゲート３１、
３２及び３３と、３個の加算器（１個の半加算器（Ｈ
Ａ）３４及び２個の全加算器（ＦＡ）３５、３６）とが
設けられる。
加する付加構成要素として、３個のアンドゲート３１、
３２及び３３と、３個の加算器（１個の半加算器（Ｈ
Ａ）３４及び２個の全加算器（ＦＡ）３５、３６）とが
設けられる。
【００３２】アンドゲート３１は、入力データの最上位
ビットデータａ３と最下位ビットデータａ０の論理積デ
ータを出力する。また、アンドゲート３２は、入力デー
タの最上位ビットデータａ３と第２位ビットデータａ１
の論理積データを出力する。更に、アンドゲート３３
は、入力データの最上位ビットデータａ３と第３位ビッ
トデータａ２の論理積データを出力する。
ビットデータａ３と最下位ビットデータａ０の論理積デ
ータを出力する。また、アンドゲート３２は、入力デー
タの最上位ビットデータａ３と第２位ビットデータａ１
の論理積データを出力する。更に、アンドゲート３３
は、入力データの最上位ビットデータａ３と第３位ビッ
トデータａ２の論理積データを出力する。
【００３３】また、３ビットデータ二乗演算回路２０の
出力第５位ビットデータＱ４（Ａ）と、アンドゲート３
１の出力データ（Ｂ）とを加算して、加算結果データＳ
と桁上げデータＣ０とを出力する半加算器（ＨＡ）３４
が設けられ、該半加算器３４の加算結果データＳが、ｑ
４として出力される。また、上記半加算器３４の桁上げ
データＣ０（Ａ）と、３ビットデータ二乗演算回路２０
の出力最上位ビットデータＱ５（Ｂ）と、アンドゲート
３２の出力データ（Ｃ）とを加算して、加算結果データ
Ｓと桁上げデータＣ０を出力する全加算器（ＦＡ）３５
が設けられ、該全加算器３５の加算結果データＳが、ｑ
５として出力される。更に、上記全加算器３５の桁上げ
データＣ０（Ａ）と、アンドゲート３３の出力データ
（Ｂ）と、入力最上位ビットデータａ３（Ｃ）とを加算
して、加算結果データＳと桁上げデータＣ０を出力する
全加算器（ＦＡ）３６が設けられ、該全加算器３６の加
算結果データＳが、ｑ６として出力され、また、同桁上
げデータＣ０が、ｑ７として出力される。
出力第５位ビットデータＱ４（Ａ）と、アンドゲート３
１の出力データ（Ｂ）とを加算して、加算結果データＳ
と桁上げデータＣ０とを出力する半加算器（ＨＡ）３４
が設けられ、該半加算器３４の加算結果データＳが、ｑ
４として出力される。また、上記半加算器３４の桁上げ
データＣ０（Ａ）と、３ビットデータ二乗演算回路２０
の出力最上位ビットデータＱ５（Ｂ）と、アンドゲート
３２の出力データ（Ｃ）とを加算して、加算結果データ
Ｓと桁上げデータＣ０を出力する全加算器（ＦＡ）３５
が設けられ、該全加算器３５の加算結果データＳが、ｑ
５として出力される。更に、上記全加算器３５の桁上げ
データＣ０（Ａ）と、アンドゲート３３の出力データ
（Ｂ）と、入力最上位ビットデータａ３（Ｃ）とを加算
して、加算結果データＳと桁上げデータＣ０を出力する
全加算器（ＦＡ）３６が設けられ、該全加算器３６の加
算結果データＳが、ｑ６として出力され、また、同桁上
げデータＣ０が、ｑ７として出力される。
【００３４】この４ビットデータ二乗演算回路３０の真
理値表を、以下の表３に示す。
理値表を、以下の表３に示す。
【００３５】
【表３】
【００３６】以上、４ビット入力までの場合について、
本発明に係る二乗演算回路の構成について説明したが、
５ビット入力以上の場合についても、全く同様に、１つ
下位の二乗演算回路を、その基本構成要素として設け、
これに、アンドゲート及び加算器を付加することによ
り、所望の二乗演算回路を、容易に構成することができ
るものである。
本発明に係る二乗演算回路の構成について説明したが、
５ビット入力以上の場合についても、全く同様に、１つ
下位の二乗演算回路を、その基本構成要素として設け、
これに、アンドゲート及び加算器を付加することによ
り、所望の二乗演算回路を、容易に構成することができ
るものである。
【００３７】一般的に、Ｎビットデータの二乗演算回路
を構成する場合、まず、（Ｎ−１）ビットデータの二乗
演算回路を基本構成要素として設ける。この（Ｎ−１）
ビットデータ二乗演算回路には、入力データの最上位ビ
ットデータａN-1を除く、下位（Ｎ−１）ビットのデー
タａ０、…、ａN-2を入力する。また、この（Ｎ−１）
ビットデータ二乗演算回路の２（Ｎ−１）ビット出力デ
ータの内の下位Ｎビットのデータは、そのまま、Ｎビッ
トデータ二乗演算回路の下位Ｎビットの出力データ（ｑ
０、…、ｑN-1）として出力させる。
を構成する場合、まず、（Ｎ−１）ビットデータの二乗
演算回路を基本構成要素として設ける。この（Ｎ−１）
ビットデータ二乗演算回路には、入力データの最上位ビ
ットデータａN-1を除く、下位（Ｎ−１）ビットのデー
タａ０、…、ａN-2を入力する。また、この（Ｎ−１）
ビットデータ二乗演算回路の２（Ｎ−１）ビット出力デ
ータの内の下位Ｎビットのデータは、そのまま、Ｎビッ
トデータ二乗演算回路の下位Ｎビットの出力データ（ｑ
０、…、ｑN-1）として出力させる。
【００３８】次に、（Ｎ−１）個のアンドゲートＡＮＤ
（１）、…、ＡＮＤ（Ｎ−１）を設ける。アンドゲート
ＡＮＤ（１）は、入力最下位（第１位）ビットデータａ
０と、最上位ビットデータａN-1との論理積データを出
力する。アンドゲートＡＮＤ（２）は、第２位ビットデ
ータａ１と、最上位ビットデータａN-1との論理積デー
タを出力する。以下、同様にして、アンドゲートＡＮＤ
（Ｎ−１）は、第（Ｎ−１）位ビットデータａN-2と、
最上位ビットデータａN-1との論理積データを出力す
る。
（１）、…、ＡＮＤ（Ｎ−１）を設ける。アンドゲート
ＡＮＤ（１）は、入力最下位（第１位）ビットデータａ
０と、最上位ビットデータａN-1との論理積データを出
力する。アンドゲートＡＮＤ（２）は、第２位ビットデ
ータａ１と、最上位ビットデータａN-1との論理積デー
タを出力する。以下、同様にして、アンドゲートＡＮＤ
（Ｎ−１）は、第（Ｎ−１）位ビットデータａN-2と、
最上位ビットデータａN-1との論理積データを出力す
る。
【００３９】更に、（Ｎ−１）個の加算器ＡＤ（１）、
…、ＡＤ（Ｎ−１）を設ける。第１の加算器（半加算
器）ＡＤ（１）は、（Ｎ−１）ビットデータ二乗演算回
路の２（Ｎ−１）ビット出力データの内の、第（Ｎ＋
１）位ビットのデータと、第１のアンドゲートＡＮＤ
（１）の出力データとの加算を行い、加算結果データＳ
と桁上げデータＣ０とを出力する。この加算結果データ
Ｓは、Ｎビットデータ二乗演算回路の第（Ｎ＋１）位ビ
ットの出力データとして出力される。第２の加算器（第
２加算器以降は、すべて全加算器）ＡＤ（２）は、第１
の加算器ＡＤ（１）の桁上げデータＣ０と、（Ｎ−１）
ビットデータ二乗演算回路の２（Ｎ−１）ビット出力デ
ータの内の、第（Ｎ＋２）位ビットのデータと、第２の
アンドゲートＡＮＤ（２）の出力データとの加算を行
い、加算結果データＳと桁上げデータＣ０とを出力す
る。この加算結果データＳは、Ｎビットデータ二乗演算
回路の第（Ｎ＋２）位ビットの出力データとして出力さ
れる。以下、同様に構成され、第（Ｎ−１）の加算器Ａ
Ｄ（Ｎ−１）は、第（Ｎ−２）の加算器ＡＤ（Ｎ−２）
の桁上げデータＣ０と、第（Ｎ−１）のアンドゲートＡ
ＮＤ（Ｎ−１）の出力データと、入力最上位ビットデー
タａN-1との加算を行い、加算結果データＳと桁上げデ
ータＣ０とを出力する。この加算結果データＳは、Ｎビ
ットデータ二乗演算回路の第（２Ｎー１）位ビットの出
力データとして出力され、また、桁上げデータＣ０は、
Ｎビットデータ二乗演算回路の最上位（第２Ｎ位）ビッ
トの出力データとして出力される。
…、ＡＤ（Ｎ−１）を設ける。第１の加算器（半加算
器）ＡＤ（１）は、（Ｎ−１）ビットデータ二乗演算回
路の２（Ｎ−１）ビット出力データの内の、第（Ｎ＋
１）位ビットのデータと、第１のアンドゲートＡＮＤ
（１）の出力データとの加算を行い、加算結果データＳ
と桁上げデータＣ０とを出力する。この加算結果データ
Ｓは、Ｎビットデータ二乗演算回路の第（Ｎ＋１）位ビ
ットの出力データとして出力される。第２の加算器（第
２加算器以降は、すべて全加算器）ＡＤ（２）は、第１
の加算器ＡＤ（１）の桁上げデータＣ０と、（Ｎ−１）
ビットデータ二乗演算回路の２（Ｎ−１）ビット出力デ
ータの内の、第（Ｎ＋２）位ビットのデータと、第２の
アンドゲートＡＮＤ（２）の出力データとの加算を行
い、加算結果データＳと桁上げデータＣ０とを出力す
る。この加算結果データＳは、Ｎビットデータ二乗演算
回路の第（Ｎ＋２）位ビットの出力データとして出力さ
れる。以下、同様に構成され、第（Ｎ−１）の加算器Ａ
Ｄ（Ｎ−１）は、第（Ｎ−２）の加算器ＡＤ（Ｎ−２）
の桁上げデータＣ０と、第（Ｎ−１）のアンドゲートＡ
ＮＤ（Ｎ−１）の出力データと、入力最上位ビットデー
タａN-1との加算を行い、加算結果データＳと桁上げデ
ータＣ０とを出力する。この加算結果データＳは、Ｎビ
ットデータ二乗演算回路の第（２Ｎー１）位ビットの出
力データとして出力され、また、桁上げデータＣ０は、
Ｎビットデータ二乗演算回路の最上位（第２Ｎ位）ビッ
トの出力データとして出力される。
【００４０】
【発明の効果】以上詳述したように、本発明の二乗演算
回路は、入力Ｎビットデータ（Ｎは３以上の整数）の二
乗値を算出して出力するＮビットデータの二乗演算回路
であって、上記入力Ｎビットデータの最上位ビットデー
タを除く、下位（Ｎ−１）ビットデータを入力とし、そ
の二乗値を算出して出力する（Ｎ−１）ビットデータ二
乗演算回路と、上記入力Ｎビットデータの下位（Ｎ−
１）ビットデータの各ビットデータと最上位ビットデー
タとの論理積をとる（Ｎ−１）個のアンドゲートと、上
記（Ｎ−１）ビットデータ二乗演算回路の出力である２
（Ｎ−１）ビットデータの内の上位（Ｎ−２）ビットの
データと、上記（Ｎ−１）個のアンドゲートの各出力デ
ータと、上記入力Ｎビットデータの最上位ビットデータ
とを入力として、出力２Ｎビットデータの上位Ｎビット
データを出力する、（Ｎ−１）個の加算器から成る加算
器群とを設けて成ることを特徴とするものであり、かか
る本発明によれば、回路規模が小さく、また、演算速度
が速く、且つ、開発期間の短縮化を図ることが可能な二
乗演算回路を提供することができるものである。したが
って、その実用的効果は極めて大なるものである。
回路は、入力Ｎビットデータ（Ｎは３以上の整数）の二
乗値を算出して出力するＮビットデータの二乗演算回路
であって、上記入力Ｎビットデータの最上位ビットデー
タを除く、下位（Ｎ−１）ビットデータを入力とし、そ
の二乗値を算出して出力する（Ｎ−１）ビットデータ二
乗演算回路と、上記入力Ｎビットデータの下位（Ｎ−
１）ビットデータの各ビットデータと最上位ビットデー
タとの論理積をとる（Ｎ−１）個のアンドゲートと、上
記（Ｎ−１）ビットデータ二乗演算回路の出力である２
（Ｎ−１）ビットデータの内の上位（Ｎ−２）ビットの
データと、上記（Ｎ−１）個のアンドゲートの各出力デ
ータと、上記入力Ｎビットデータの最上位ビットデータ
とを入力として、出力２Ｎビットデータの上位Ｎビット
データを出力する、（Ｎ−１）個の加算器から成る加算
器群とを設けて成ることを特徴とするものであり、かか
る本発明によれば、回路規模が小さく、また、演算速度
が速く、且つ、開発期間の短縮化を図ることが可能な二
乗演算回路を提供することができるものである。したが
って、その実用的効果は極めて大なるものである。
【図１】本発明の一実施形態である、３ビットデータの
二乗演算回路の回路構成図である。
二乗演算回路の回路構成図である。
【図２】本発明の一実施形態である、２ビットデータの
二乗演算回路の回路構成図である。
二乗演算回路の回路構成図である。
【図３】本発明の一実施形態である、４ビットデータの
二乗演算回路の回路構成図である。
二乗演算回路の回路構成図である。
【図４】従来の二乗演算回路の構成図である。
【図５】従来の２ビットデータ二乗演算回路の回路構成
図である。
図である。
１０ ２ビットデータ
二乗演算回路 ２０ ３ビットデータ
二乗演算回路 ３０ ４ビットデータ
二乗演算回路 １１、２２、２３、３１、３２、３３ アンドゲート １２、２４、３４ 半加算器 ２５、３５、３６ 全加算器
二乗演算回路 ２０ ３ビットデータ
二乗演算回路 ３０ ４ビットデータ
二乗演算回路 １１、２２、２３、３１、３２、３３ アンドゲート １２、２４、３４ 半加算器 ２５、３５、３６ 全加算器
Claims (2)
- 【請求項１】 入力Ｎビットデータ（Ｎは３以上の整
数）の二乗値を算出して出力するＮビットデータの二乗
演算回路であって、上記入力Ｎビットデータの最上位ビ
ットデータを除く、下位（Ｎ−１）ビットデータを入力
とし、その二乗値を算出して出力する（Ｎ−１）ビット
データ二乗演算回路と、上記入力Ｎビットデータの下位
（Ｎ−１）ビットデータの各ビットデータと最上位ビッ
トデータとの論理積をとる（Ｎ−１）個のアンドゲート
と、上記（Ｎ−１）ビットデータ二乗演算回路の出力で
ある２（Ｎ−１）ビットデータの内の上位（Ｎ−２）ビ
ットのデータと、上記（Ｎ−１）個のアンドゲートの各
出力データと、上記入力Ｎビットデータの最上位ビット
データとを入力として、出力２Ｎビットデータの上位Ｎ
ビットデータを出力する、（Ｎ−１）個の加算器から成
る加算器群とを設けて成ることを特徴とする二乗演算回
路。 - 【請求項２】 請求項１に記載の二乗演算回路に於い
て、その構成要素である２ビットデータ二乗演算回路
が、１個のアンドゲートと、１個の半加算器とにより構
成されて成ることを特徴とする二乗演算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10250573A JP2000081967A (ja) | 1998-09-04 | 1998-09-04 | 二乗演算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10250573A JP2000081967A (ja) | 1998-09-04 | 1998-09-04 | 二乗演算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000081967A true JP2000081967A (ja) | 2000-03-21 |
Family
ID=17209909
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10250573A Pending JP2000081967A (ja) | 1998-09-04 | 1998-09-04 | 二乗演算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000081967A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110581705A (zh) * | 2018-06-08 | 2019-12-17 | 唐大为 | 一种三种高低电平接电情况下的逻辑电路 |
-
1998
- 1998-09-04 JP JP10250573A patent/JP2000081967A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110581705A (zh) * | 2018-06-08 | 2019-12-17 | 唐大为 | 一种三种高低电平接电情况下的逻辑电路 |
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