JPH10333885A - 乗算回路 - Google Patents
乗算回路Info
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- JPH10333885A JPH10333885A JP9141285A JP14128597A JPH10333885A JP H10333885 A JPH10333885 A JP H10333885A JP 9141285 A JP9141285 A JP 9141285A JP 14128597 A JP14128597 A JP 14128597A JP H10333885 A JPH10333885 A JP H10333885A
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Abstract
(57)【要約】
【課題】 ２進数の乗算回路において、“−Ａ×Ｂ”の
乗算を行う場合に、被乗数のビット幅に対応した数のイ
ンバータやビット幅分のインクリメンタを用いて入力デ
ータＡを反転する必要があった。 【解決手段】 ２つの入力データＡ，Ｂに対して、ブー
スのアルゴリズムにより部分積を生成する際に、２つの
部分積生成回路１１，１２において、ブース（Ｂｏｏｔ
ｈ）エンコーダ２１，３１の各５通りの制御信号±１，
±２，０を、データ伝送回路２３，３３によって符号を
反転してマルチプレクサ２２-1〜２２-5，３２-1〜３２
-5の各５つの入力±ａ，±２ａ，０に伝送することによ
り、“−Ａ×Ｂ”あるいは“Ａ×（−Ｂ）”の乗算を行
う。
乗算を行う場合に、被乗数のビット幅に対応した数のイ
ンバータやビット幅分のインクリメンタを用いて入力デ
ータＡを反転する必要があった。 【解決手段】 ２つの入力データＡ，Ｂに対して、ブー
スのアルゴリズムにより部分積を生成する際に、２つの
部分積生成回路１１，１２において、ブース（Ｂｏｏｔ
ｈ）エンコーダ２１，３１の各５通りの制御信号±１，
±２，０を、データ伝送回路２３，３３によって符号を
反転してマルチプレクサ２２-1〜２２-5，３２-1〜３２
-5の各５つの入力±ａ，±２ａ，０に伝送することによ
り、“−Ａ×Ｂ”あるいは“Ａ×（−Ｂ）”の乗算を行
う。
Description
【０００１】
【発明の属する技術分野】本発明は、２進数の乗算を行
う乗算回路に関し、特に２つの入力データＡ，Ｂに対し
て、“−Ａ×Ｂ”あるいは“Ａ×（−Ｂ）”の乗算を行
うための乗算回路に関する。
う乗算回路に関し、特に２つの入力データＡ，Ｂに対し
て、“−Ａ×Ｂ”あるいは“Ａ×（−Ｂ）”の乗算を行
うための乗算回路に関する。
【０００２】
【従来の技術】２進数の乗算回路において、２つの入力
データＡ，Ｂに対して、“−Ａ×Ｂ”あるいは“Ａ×
（−Ｂ）”の乗算を行う場合に、従来は、入力データＡ
またはＢの符号を反転させてから乗算を行っていた。２
の補数表記では、反転Ａを〜Ａと表わすものとすると、 −Ａ＝〜Ａ＋１ の処理が必要であった。
データＡ，Ｂに対して、“−Ａ×Ｂ”あるいは“Ａ×
（−Ｂ）”の乗算を行う場合に、従来は、入力データＡ
またはＢの符号を反転させてから乗算を行っていた。２
の補数表記では、反転Ａを〜Ａと表わすものとすると、 −Ａ＝〜Ａ＋１ の処理が必要であった。
【０００３】その回路構成例としては、例えば“−Ａ×
Ｂ”の乗算を行う乗算回路を例に採ると、図５に示すよ
うに、入力データＡを反転するインバータ１０１と、こ
のインバータ１０１の反転出力〜Ａに対して“１”を加
算（＋１）するインクリメンタ１０２と、このインクリ
メンタ１０２の出力データと入力データＢとを乗算する
乗算器１０３とからなる構成となっている。
Ｂ”の乗算を行う乗算回路を例に採ると、図５に示すよ
うに、入力データＡを反転するインバータ１０１と、こ
のインバータ１０１の反転出力〜Ａに対して“１”を加
算（＋１）するインクリメンタ１０２と、このインクリ
メンタ１０２の出力データと入力データＢとを乗算する
乗算器１０３とからなる構成となっている。
【０００４】
【発明が解決しようとする課題】しかしながら、上記構
成の従来の乗算回路では、入力データＡのビット幅がＮ
ビットの場合に、そのビット幅に対応したＮ個分のイン
バータ１０１が必要であり、またインクリメンタ１０２
としてもＮビット分のものを用いる必要があるため、回
路を構成する素子数が多くなるとともに、演算処理に時
間がかかるという問題があった。
成の従来の乗算回路では、入力データＡのビット幅がＮ
ビットの場合に、そのビット幅に対応したＮ個分のイン
バータ１０１が必要であり、またインクリメンタ１０２
としてもＮビット分のものを用いる必要があるため、回
路を構成する素子数が多くなるとともに、演算処理に時
間がかかるという問題があった。
【０００５】本発明は、上記課題に鑑みてなされたもの
であり、その目的とするところは、回路を構成する素子
数を削減でき、かつ演算処理の高速化を可能とした乗算
回路を提供することにある。
であり、その目的とするところは、回路を構成する素子
数を削減でき、かつ演算処理の高速化を可能とした乗算
回路を提供することにある。
【０００６】
【課題を解決するための手段】本発明による乗算回路
は、乗数の隣り合う３ビットのデータに対して±１，±
２，０の５通りの制御信号を出力するブースエンコーダ
と、第１入力に対して被乗数の所定ビットのデータを、
第２入力に対して該所定ビットの反転データを、第３入
力に対して所定ビットの１ビット下位のデータを、第４
入力に対して当該１ビット下位のデータの反転データ
を、第５入力に対して０をそれぞれ出力するマルチプレ
クサと、ブースエンコーダの＋１の制御信号を第２入力
として、−１の制御信号を第１入力として、＋２の制御
信号を第４入力として、−２の制御信号を第３入力とし
て、０の制御信号を第５入力としてそれぞれマルチプレ
クサに伝送するデータ伝送回路とを備えている。
は、乗数の隣り合う３ビットのデータに対して±１，±
２，０の５通りの制御信号を出力するブースエンコーダ
と、第１入力に対して被乗数の所定ビットのデータを、
第２入力に対して該所定ビットの反転データを、第３入
力に対して所定ビットの１ビット下位のデータを、第４
入力に対して当該１ビット下位のデータの反転データ
を、第５入力に対して０をそれぞれ出力するマルチプレ
クサと、ブースエンコーダの＋１の制御信号を第２入力
として、−１の制御信号を第１入力として、＋２の制御
信号を第４入力として、−２の制御信号を第３入力とし
て、０の制御信号を第５入力としてそれぞれマルチプレ
クサに伝送するデータ伝送回路とを備えている。
【０００７】上記構成の乗算回路において、データ伝送
回路はブースエンコーダの±１，±２，０の５通りの制
御信号をマルチプレクサに伝送するとき、符号を反転し
て伝送する。このように、２つの入力データＡ，Ｂに対
して、ブースのアルゴリズムにより部分積を生成する際
に、予め符号を反転することにより、被乗数Ａ又は乗数
Ｂを反転しなくても、“−Ａ×Ｂ”あるいは“Ａ×（−
Ｂ）”の乗算を実現できる。
回路はブースエンコーダの±１，±２，０の５通りの制
御信号をマルチプレクサに伝送するとき、符号を反転し
て伝送する。このように、２つの入力データＡ，Ｂに対
して、ブースのアルゴリズムにより部分積を生成する際
に、予め符号を反転することにより、被乗数Ａ又は乗数
Ｂを反転しなくても、“−Ａ×Ｂ”あるいは“Ａ×（−
Ｂ）”の乗算を実現できる。
【０００８】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を用いて詳細に説明する。
て図面を用いて詳細に説明する。
【０００９】図１は、本発明の第１実施形態を示すブロ
ック図である。第１実施形態では、例えば共に４ビット
の２つの入力データＡ，Ｂに対して、“−Ａ×Ｂ”ある
いは“Ａ×（−Ｂ）”の乗算を行う場合について説明す
る。この第１実施形態に係る乗算回路は、ブース（Ｂｏ
ｏｔｈ）のアルゴリズムにより部分積を生成する２つの
部分積生成回路１１，１２と、これら部分積生成回路１
１，１２の各部分積を加算する最終加算回路１３とから
構成されている。本実施形態では、乗数Ｂが４ビットで
あることから、２つの部分積生成回路１１，１２が用い
られている。
ック図である。第１実施形態では、例えば共に４ビット
の２つの入力データＡ，Ｂに対して、“−Ａ×Ｂ”ある
いは“Ａ×（−Ｂ）”の乗算を行う場合について説明す
る。この第１実施形態に係る乗算回路は、ブース（Ｂｏ
ｏｔｈ）のアルゴリズムにより部分積を生成する２つの
部分積生成回路１１，１２と、これら部分積生成回路１
１，１２の各部分積を加算する最終加算回路１３とから
構成されている。本実施形態では、乗数Ｂが４ビットで
あることから、２つの部分積生成回路１１，１２が用い
られている。
【００１０】ところで、ブースのアルゴリズムは、２の
補数表示の乗算において幅広く用いられているアルゴリ
ズムである。このブースのアルゴリズムでは、“Ａ×
Ｂ”を例にとると、乗数Ｂは
補数表示の乗算において幅広く用いられているアルゴリ
ズムである。このブースのアルゴリズムでは、“Ａ×
Ｂ”を例にとると、乗数Ｂは
【数１】 と表される。
【００１１】この式において、（ｂ2i＋ｂ2i+1−２×ｂ
2i+2）は０，±１，±２しかあり得ないため、部分積は
０，±Ａ，±２Ａ（Ａの１ビットシフト）の何れかとな
る。また、部分積計算の加算回路は１／２に減り、演算
速度の高速化および回路規模の縮小化が可能となる。
2i+2）は０，±１，±２しかあり得ないため、部分積は
０，±Ａ，±２Ａ（Ａの１ビットシフト）の何れかとな
る。また、部分積計算の加算回路は１／２に減り、演算
速度の高速化および回路規模の縮小化が可能となる。
【００１２】数１の式をもとに、乗数による部分積の演
算を表１に示す。
算を表１に示す。
【表１】
【００１３】図２に、ブースアルゴリズムを用いた場合
の計算例を示す。図２において、一例として、Ａ＝６，
Ｂ＝５とした場合に、（ａ）は“Ａ×Ｂ”あるいは“−
Ａ×（−Ｂ）”の場合を、（ｂ）は“−Ａ×Ｂ”あるい
は“”Ａ×（−Ｂ）の場合をそれぞれ示している。ブー
スアルゴリズムを用いた場合、乗数Ｂが４ビットの場合
には２つの部分積を求めることになる。
の計算例を示す。図２において、一例として、Ａ＝６，
Ｂ＝５とした場合に、（ａ）は“Ａ×Ｂ”あるいは“−
Ａ×（−Ｂ）”の場合を、（ｂ）は“−Ａ×Ｂ”あるい
は“”Ａ×（−Ｂ）の場合をそれぞれ示している。ブー
スアルゴリズムを用いた場合、乗数Ｂが４ビットの場合
には２つの部分積を求めることになる。
【００１４】すなわち、図２（ａ）の計算例の場合は、
最下位ビット（本例では、“１”）について第１の部分
積（０１１０）を求め、次いで２ビット隣りのビット
（本例では、“１”）について第２の部分積（０１１
０）を求め、第１の部分積に対して第２の部分積を２ビ
ットシフトした状態で加算することにより、８ビットの
乗算結果（０００１１１１０）、即ち“Ａ×Ｂ”あるい
は“”−Ａ×（−Ｂ）を求める。
最下位ビット（本例では、“１”）について第１の部分
積（０１１０）を求め、次いで２ビット隣りのビット
（本例では、“１”）について第２の部分積（０１１
０）を求め、第１の部分積に対して第２の部分積を２ビ
ットシフトした状態で加算することにより、８ビットの
乗算結果（０００１１１１０）、即ち“Ａ×Ｂ”あるい
は“”−Ａ×（−Ｂ）を求める。
【００１５】また、図２（ｂ）の計算例では、先ず、最
下位ビット（本例では、“１”）について部分積（０１
１０）を求め、これを反転した値（１００１）に“１”
を加算する（１０１０）。このとき、最上位ビットが
“１”の場合は、上位側に４ビット分だけ“１”を拡張
し、計８ビットの値（１１１１１０１０）を最終的な第
１の部分積とする。同様にして、第２の部分積について
は、計６ビットの値（１１１０１０）を求める。そし
て、第１の部分積に対して第２の部分積を２ビットシフ
トした状態で加算することで、８ビットの乗算結果（１
１１０００１０）、即ち乗算結果“−Ａ×Ｂ”あるいは
“Ａ×（−Ｂ）”を求める。
下位ビット（本例では、“１”）について部分積（０１
１０）を求め、これを反転した値（１００１）に“１”
を加算する（１０１０）。このとき、最上位ビットが
“１”の場合は、上位側に４ビット分だけ“１”を拡張
し、計８ビットの値（１１１１１０１０）を最終的な第
１の部分積とする。同様にして、第２の部分積について
は、計６ビットの値（１１１０１０）を求める。そし
て、第１の部分積に対して第２の部分積を２ビットシフ
トした状態で加算することで、８ビットの乗算結果（１
１１０００１０）、即ち乗算結果“−Ａ×Ｂ”あるいは
“Ａ×（−Ｂ）”を求める。
【００１６】本実施形態に係る乗算回路は、図２（ｂ）
の計算を行うためになされたものである。図２（ｂ）の
計算を行うためには、上述したことから明らかなよう
に、２つの部分積を求める必要があることから、２つの
部分積生成回路１１，１２が必要となる。これら部分積
生成回路１１，１２は、ブースのアルゴリズムを用いた
ブースエンコーダ２１，３１を有する構成となってい
る。
の計算を行うためになされたものである。図２（ｂ）の
計算を行うためには、上述したことから明らかなよう
に、２つの部分積を求める必要があることから、２つの
部分積生成回路１１，１２が必要となる。これら部分積
生成回路１１，１２は、ブースのアルゴリズムを用いた
ブースエンコーダ２１，３１を有する構成となってい
る。
【００１７】部分積生成回路１１側のブースエンコーダ
２１は、４ビットの乗数Ｂ（ｂｎ，ｂｎ＋１，ｂｎ＋
２，ｂｎ＋３）のうち、ｂｎについて隣り合う３ビット
（ｂｎ＋１，ｂｎ，“０”）のデータに対して±１，±
２，０の５通りの制御信号を出力する。一方、部分積生
成回路１１側のブースエンコーダ２１は、４ビットの乗
数データＢ（ｂｎ，ｂｎ＋１，ｂｎ＋２，ｂｎ＋３）の
うち、ｂｎ＋２について隣り合う３ビット（ｂｎ＋１，
ｂｎ＋２，ｂｎ＋３）のデータに対して±１，±２，０
の５通りの制御信号を出力する。
２１は、４ビットの乗数Ｂ（ｂｎ，ｂｎ＋１，ｂｎ＋
２，ｂｎ＋３）のうち、ｂｎについて隣り合う３ビット
（ｂｎ＋１，ｂｎ，“０”）のデータに対して±１，±
２，０の５通りの制御信号を出力する。一方、部分積生
成回路１１側のブースエンコーダ２１は、４ビットの乗
数データＢ（ｂｎ，ｂｎ＋１，ｂｎ＋２，ｂｎ＋３）の
うち、ｂｎ＋２について隣り合う３ビット（ｂｎ＋１，
ｂｎ＋２，ｂｎ＋３）のデータに対して±１，±２，０
の５通りの制御信号を出力する。
【００１８】部分積生成回路１１，１２にはさらに、被
乗数Ａのビット幅に対応して５個のマルチプレクサ２２
-1〜２２-5，３２-1〜３２-5と、ブースエンコーダ２
１，２２の各５通りの制御信号をマルチプレクサ２２-1
〜２２-5，３２-1〜３２-5の各々に伝送するデータ伝送
回路２３，３３とが設けられている。マルチプレクサ２
２-1〜２２-5，３２-1〜３２-5は、ブースエンコーダ２
１，２２の５通りの制御信号±１，±２，０に対応して
５つの入力±ａ，±２ａ，０を有している。
乗数Ａのビット幅に対応して５個のマルチプレクサ２２
-1〜２２-5，３２-1〜３２-5と、ブースエンコーダ２
１，２２の各５通りの制御信号をマルチプレクサ２２-1
〜２２-5，３２-1〜３２-5の各々に伝送するデータ伝送
回路２３，３３とが設けられている。マルチプレクサ２
２-1〜２２-5，３２-1〜３２-5は、ブースエンコーダ２
１，２２の５通りの制御信号±１，±２，０に対応して
５つの入力±ａ，±２ａ，０を有している。
【００１９】データ伝送回路２３，３３は、ブースエン
コーダ２１，２２の各５通りの制御信号±１，±２，０
をマルチプレクサ２２-1〜２２-5，３２-1〜３２-5の各
５つの入力±ａ，±２ａ，０に対して次の組み合わせで
伝送する。すなわち、＋１の制御信号を−ａ入力とし
て、−１の制御信号を＋ａ入力として、＋２の制御信号
を−２ａ入力として、−２の制御信号を＋２ａ入力とし
て、０の制御信号を０入力としてそれぞれ伝送すること
で、符号反転を行っている。この符号反転は、パターン
配線のみによって容易に実現できる。
コーダ２１，２２の各５通りの制御信号±１，±２，０
をマルチプレクサ２２-1〜２２-5，３２-1〜３２-5の各
５つの入力±ａ，±２ａ，０に対して次の組み合わせで
伝送する。すなわち、＋１の制御信号を−ａ入力とし
て、−１の制御信号を＋ａ入力として、＋２の制御信号
を−２ａ入力として、−２の制御信号を＋２ａ入力とし
て、０の制御信号を０入力としてそれぞれ伝送すること
で、符号反転を行っている。この符号反転は、パターン
配線のみによって容易に実現できる。
【００２０】マルチプレクサ２２-1〜２２-4，３２-1〜
３２-4は、４ビットの被乗数Ａ（ａｍ＋３，ａｍ＋２，
ａｍ＋１，ａｍ）を入力とする。また、マルチプレクサ
２２-5，３２-5は、ａｍ＋３を入力とする。そして、マ
ルチプレクサ２２-1，３２-1は、ａ入力に対してはａｍ
＋３のデータを、−ａ入力に対してはインバータ２４-1
で反転されたａｍ＋３の反転データを、２ａ入力に対し
ては１ビット下位のａｍ＋２のデータを、−２ａ入力に
対してはインバータ２５-1で反転されたａｍ＋２の反転
データを、０入力に対しては“０”のデータをそれぞれ
出力する。
３２-4は、４ビットの被乗数Ａ（ａｍ＋３，ａｍ＋２，
ａｍ＋１，ａｍ）を入力とする。また、マルチプレクサ
２２-5，３２-5は、ａｍ＋３を入力とする。そして、マ
ルチプレクサ２２-1，３２-1は、ａ入力に対してはａｍ
＋３のデータを、−ａ入力に対してはインバータ２４-1
で反転されたａｍ＋３の反転データを、２ａ入力に対し
ては１ビット下位のａｍ＋２のデータを、−２ａ入力に
対してはインバータ２５-1で反転されたａｍ＋２の反転
データを、０入力に対しては“０”のデータをそれぞれ
出力する。
【００２１】マルチプレクサ２２-2，３２-2は、ａ入力
に対してはａｍ＋２のデータを、−ａ入力に対してはイ
ンバータ２４-2で反転されたａｍ＋２の反転データを、
２ａ入力に対しては１ビット下位のａｍ＋１のデータ
を、−２ａ入力に対してはインバータ２５-2で反転され
たａｍ＋１の反転データを、０入力に対しては“０”の
データをそれぞれ出力する。
に対してはａｍ＋２のデータを、−ａ入力に対してはイ
ンバータ２４-2で反転されたａｍ＋２の反転データを、
２ａ入力に対しては１ビット下位のａｍ＋１のデータ
を、−２ａ入力に対してはインバータ２５-2で反転され
たａｍ＋１の反転データを、０入力に対しては“０”の
データをそれぞれ出力する。
【００２２】マルチプレクサ２２-3，３２-3は、ａ入力
に対してはａｍ＋１のデータを、−ａ入力に対してはイ
ンバータ２４-3で反転されたａｍ＋１の反転データを、
２ａ入力に対しては１ビット下位のａｍのデータを、−
２ａ入力に対してはインバータ２５-3で反転されたａｍ
の反転データを、０入力に対しては“０”のデータをそ
れぞれ出力する。
に対してはａｍ＋１のデータを、−ａ入力に対してはイ
ンバータ２４-3で反転されたａｍ＋１の反転データを、
２ａ入力に対しては１ビット下位のａｍのデータを、−
２ａ入力に対してはインバータ２５-3で反転されたａｍ
の反転データを、０入力に対しては“０”のデータをそ
れぞれ出力する。
【００２３】マルチプレクサ２２-4，３２-4は、ａ入力
に対してはａｍのデータを、−ａ入力に対してはインバ
ータ２４-4で反転されたａｍの反転データを、２ａ入力
に対しては“０”のデータを、−２ａ入力に対してはイ
ンバータ２５-4で反転された“１”のデータを、０入力
に対しては“０”のデータをそれぞれ出力する。
に対してはａｍのデータを、−ａ入力に対してはインバ
ータ２４-4で反転されたａｍの反転データを、２ａ入力
に対しては“０”のデータを、−２ａ入力に対してはイ
ンバータ２５-4で反転された“１”のデータを、０入力
に対しては“０”のデータをそれぞれ出力する。
【００２４】マルチプレクサ２２-5，３２-5は、ａ入力
に対してはａｍ＋３のデータを、−ａ入力に対してはイ
ンバータ２４-5で反転されたａｍ＋３の反転データを、
２ａ入力に対してはａｍ＋３のデータを、−２ａ入力に
対してはインバータ２５-5で反転されたａｍ＋３のデー
タを、０入力に対してはａｍ＋３のデータをそれぞれ出
力する。
に対してはａｍ＋３のデータを、−ａ入力に対してはイ
ンバータ２４-5で反転されたａｍ＋３の反転データを、
２ａ入力に対してはａｍ＋３のデータを、−２ａ入力に
対してはインバータ２５-5で反転されたａｍ＋３のデー
タを、０入力に対してはａｍ＋３のデータをそれぞれ出
力する。
【００２５】以上から明らかなように、部分積生成回路
１１は図２（ｂ）の計算式における８ビットの第１の部
分積（１１１１１０１０）を、部分積生成回路１２は６
ビットの第２の部分積（１１１０１０）をそれぞれ生成
するためのものである。ここで、先述したように、２の
補数表記では、“−Ａ＝〜Ａ＋１”の処理が必要である
ことから、部分積生成回路１１，１２は、Ａ×Ｂの場合
には、ブースエンコーダ２１，３１から−１又は−２の
データが出力されたときに、−Ａ×Ｂの場合には、ブー
スエンコーダ２１，３１から１又は２のデータが出力さ
れたときに、最下位ビットに“１”を加算する構成を採
っている。
１１は図２（ｂ）の計算式における８ビットの第１の部
分積（１１１１１０１０）を、部分積生成回路１２は６
ビットの第２の部分積（１１１０１０）をそれぞれ生成
するためのものである。ここで、先述したように、２の
補数表記では、“−Ａ＝〜Ａ＋１”の処理が必要である
ことから、部分積生成回路１１，１２は、Ａ×Ｂの場合
には、ブースエンコーダ２１，３１から−１又は−２の
データが出力されたときに、−Ａ×Ｂの場合には、ブー
スエンコーダ２１，３１から１又は２のデータが出力さ
れたときに、最下位ビットに“１”を加算する構成を採
っている。
【００２６】すなわち、マルチプレクサ２２-1〜２２-
5，３２-1〜３２-5の各出力データを一方の入力とする
５個の半加算器（ＨＡ;Half Adder)２６-1〜２６-5，３
６-1〜３６-5を設け、マルチプレクサ２２-1〜２２-5，
３２-1〜３２-5の−ａ入力および−２ａ入力を２入力と
するＯＲゲート２７，３７の各出力を、最下位ビットの
半加算器２６-4，３６-4の他方の入力としている。ま
た、半加算器２６-1〜２６-3，２６-5および３６-1〜３
６-3，３６-5においては、下位ビットの半加算器２６-1
〜２６-4，３６-1〜３６-4のキャリー出力を他方の入力
としている。そして、半加算器２６-5，２６-1〜２６-4
および３６-5，３６-1〜３６-4の各出力データを、第
１，第２の部分積の各下位５ビットのデータとする。
5，３２-1〜３２-5の各出力データを一方の入力とする
５個の半加算器（ＨＡ;Half Adder)２６-1〜２６-5，３
６-1〜３６-5を設け、マルチプレクサ２２-1〜２２-5，
３２-1〜３２-5の−ａ入力および−２ａ入力を２入力と
するＯＲゲート２７，３７の各出力を、最下位ビットの
半加算器２６-4，３６-4の他方の入力としている。ま
た、半加算器２６-1〜２６-3，２６-5および３６-1〜３
６-3，３６-5においては、下位ビットの半加算器２６-1
〜２６-4，３６-1〜３６-4のキャリー出力を他方の入力
としている。そして、半加算器２６-5，２６-1〜２６-4
および３６-5，３６-1〜３６-4の各出力データを、第
１，第２の部分積の各下位５ビットのデータとする。
【００２７】また、第１，第２の部分積の各下位側５ビ
ットのデータのうち、最上位のビットが“１”の場合
は、第１の部分積については上位側に３ビット分だけ、
第２の部分積については上位側に１ビット分だけそれぞ
“１”を拡張する必要がある。そこで、本実施形態で
は、部分積生成回路１１，１２において、以下の如き拡
張法を採っている。ただし、この拡張法は一例に過ぎ
ず、これに限定されるものではない。
ットのデータのうち、最上位のビットが“１”の場合
は、第１の部分積については上位側に３ビット分だけ、
第２の部分積については上位側に１ビット分だけそれぞ
“１”を拡張する必要がある。そこで、本実施形態で
は、部分積生成回路１１，１２において、以下の如き拡
張法を採っている。ただし、この拡張法は一例に過ぎ
ず、これに限定されるものではない。
【００２８】すなわち、部分積生成回路１１において
は、上位側３ビットに対応した３個のインバータからな
るインバータ列２８を設け、このインバータ列２８を介
して下位側５ビットのうちの最上位ビットの半加算器２
６-5の出力を与える構成を採っている。これにより、下
位側５ビットのデータのうち、最上位のビットが“１”
になると、上位側の３ビットのデータとして全て“１”
がインバータ列２８を介して出力されることになる。
は、上位側３ビットに対応した３個のインバータからな
るインバータ列２８を設け、このインバータ列２８を介
して下位側５ビットのうちの最上位ビットの半加算器２
６-5の出力を与える構成を採っている。これにより、下
位側５ビットのデータのうち、最上位のビットが“１”
になると、上位側の３ビットのデータとして全て“１”
がインバータ列２８を介して出力されることになる。
【００２９】部分積生成回路１２も同様にして、上位側
１ビットに対応した１個のインバータ３８を設け、この
インバータ３８を介して下位側５ビットのうちの最上位
ビットの半加算器３６-5の出力を与える構成を採ってい
る。これにより、下位側５ビットのデータのうち、最上
位のビットが“１”になると、上位側の１ビットのデー
タとして“１”がインバータ３８を介して出力されるこ
とになる。
１ビットに対応した１個のインバータ３８を設け、この
インバータ３８を介して下位側５ビットのうちの最上位
ビットの半加算器３６-5の出力を与える構成を採ってい
る。これにより、下位側５ビットのデータのうち、最上
位のビットが“１”になると、上位側の１ビットのデー
タとして“１”がインバータ３８を介して出力されるこ
とになる。
【００３０】このようにして、部分積生成回路１１，１
２でそれぞれ生成された第１，第２の部分積は最終段加
算回路１３に供給される。そして、この最終段加算回路
１３において、第１の部分積に対して第２の部分積を２
ビットシフトした状態で加算が行われ、その乗算結果と
して“−Ａ×Ｂ”あるいは“Ａ×（−Ｂ）”が得られ
る。最終段加算回路１３としては、リプルキャリー(rip
ple carry)形や、キャリー先見（ＣＬＡ;carry look ah
ead)形などの周知の加算器を用い得る。
２でそれぞれ生成された第１，第２の部分積は最終段加
算回路１３に供給される。そして、この最終段加算回路
１３において、第１の部分積に対して第２の部分積を２
ビットシフトした状態で加算が行われ、その乗算結果と
して“−Ａ×Ｂ”あるいは“Ａ×（−Ｂ）”が得られ
る。最終段加算回路１３としては、リプルキャリー(rip
ple carry)形や、キャリー先見（ＣＬＡ;carry look ah
ead)形などの周知の加算器を用い得る。
【００３１】上記構成の第１実施形態に係る乗算回路で
は、データ伝送回路２３，３３が、ブースエンコーダ２
１，２２の各５通りの制御信号±１，±２，０をマルチ
プレクサ２２-1〜２２-5，３２-1〜３２-5の各５つの入
力±ａ，±２ａ，０に対し、＋１の制御信号を−ａ入力
として、−１の制御信号を＋ａ入力として、＋２の制御
信号を−２ａ入力として、−２の制御信号を＋２ａ入力
として、０の制御信号を０入力としてそれぞれ伝送し、
表２に示すように、部分積を生成時に予め符号を反転し
ておくことで、“−Ａ×Ｂ”あるいは“Ａ×（−Ｂ）”
の乗算を実現している。
は、データ伝送回路２３，３３が、ブースエンコーダ２
１，２２の各５通りの制御信号±１，±２，０をマルチ
プレクサ２２-1〜２２-5，３２-1〜３２-5の各５つの入
力±ａ，±２ａ，０に対し、＋１の制御信号を−ａ入力
として、−１の制御信号を＋ａ入力として、＋２の制御
信号を−２ａ入力として、−２の制御信号を＋２ａ入力
として、０の制御信号を０入力としてそれぞれ伝送し、
表２に示すように、部分積を生成時に予め符号を反転し
ておくことで、“−Ａ×Ｂ”あるいは“Ａ×（−Ｂ）”
の乗算を実現している。
【００３２】
【表２】
【００３３】上述したように、２進数の乗算回路におい
て、２つの入力データＡ，Ｂに対して、ブースのアルゴ
リズムにより部分積を生成する際に予め符号を反転する
ようにしたことにより、従来のように、被乗数Ａのビッ
ト幅に対応した数のインバータやビット幅分のインクリ
メンタを用いなくても、“−Ａ×Ｂ”あるいは“Ａ×
（−Ｂ）”の乗算を行うことができる。また、符号反転
は、新たに回路を追加しなくても、パターン配線によっ
て容易に実現できる。
て、２つの入力データＡ，Ｂに対して、ブースのアルゴ
リズムにより部分積を生成する際に予め符号を反転する
ようにしたことにより、従来のように、被乗数Ａのビッ
ト幅に対応した数のインバータやビット幅分のインクリ
メンタを用いなくても、“−Ａ×Ｂ”あるいは“Ａ×
（−Ｂ）”の乗算を行うことができる。また、符号反転
は、新たに回路を追加しなくても、パターン配線によっ
て容易に実現できる。
【００３４】図３は、本発明の第２実施形態を示すブロ
ック図であり、図中、図１と同等部分には同一符号を付
して示してある。この第２実施形態に係る乗算回路は、
第１実施形態に係る乗算回路が“−Ａ×Ｂ”あるいは
“Ａ×（−Ｂ）”の乗算専用に構成されているのに対
し、“Ａ×Ｂ”あるいは“−Ａ×（−Ｂ）”の乗算と
“−Ａ×Ｂ”あるいは“Ａ×（−Ｂ）”の乗算を選択的
に行い得るように構成されている。
ック図であり、図中、図１と同等部分には同一符号を付
して示してある。この第２実施形態に係る乗算回路は、
第１実施形態に係る乗算回路が“−Ａ×Ｂ”あるいは
“Ａ×（−Ｂ）”の乗算専用に構成されているのに対
し、“Ａ×Ｂ”あるいは“−Ａ×（−Ｂ）”の乗算と
“−Ａ×Ｂ”あるいは“Ａ×（−Ｂ）”の乗算を選択的
に行い得るように構成されている。
【００３５】部分積生成回路１１，１２において、“Ａ
×Ｂ”あるいは“−Ａ×（−Ｂ）”の乗算と“−Ａ×
Ｂ”あるいは“Ａ×（−Ｂ）”の乗算の切換えは、デー
タ伝送回路４３，５３によって行われる。これらデータ
伝送回路４３，５３は、例えばスイッチ回路構成となっ
ており、“Ａ×Ｂ”あるいは“−Ａ×（−Ｂ）”の乗算
であるか、“−Ａ×Ｂ”あるいは“Ａ×（−Ｂ）”の乗
算であるかを示す乗算内容情報が外部から与えられる
と、その情報に応じてブースエンコーダ２１，３１の５
通りの制御信号±１，±２，０をマルチプレクサ２２-1
〜２２-4，３２-1〜３２-4の各５つの入力±ａ，±２
ａ，０に伝送する形態を切り換える。
×Ｂ”あるいは“−Ａ×（−Ｂ）”の乗算と“−Ａ×
Ｂ”あるいは“Ａ×（−Ｂ）”の乗算の切換えは、デー
タ伝送回路４３，５３によって行われる。これらデータ
伝送回路４３，５３は、例えばスイッチ回路構成となっ
ており、“Ａ×Ｂ”あるいは“−Ａ×（−Ｂ）”の乗算
であるか、“−Ａ×Ｂ”あるいは“Ａ×（−Ｂ）”の乗
算であるかを示す乗算内容情報が外部から与えられる
と、その情報に応じてブースエンコーダ２１，３１の５
通りの制御信号±１，±２，０をマルチプレクサ２２-1
〜２２-4，３２-1〜３２-4の各５つの入力±ａ，±２
ａ，０に伝送する形態を切り換える。
【００３６】すなわち、ブースエンコーダ２１からマル
チプレクサ２２-1への伝送の場合を例にとると、“Ａ×
Ｂ”あるいは“−Ａ×（−Ｂ）”の乗算のときは、デー
タ伝送回路４３は、図４（ａ）に示すように、＋１の制
御信号を＋ａ入力として、−１の制御信号を−ａ入力と
して、＋２の制御信号を＋２ａ入力として、−２の制御
信号を−２ａ入力として、０の制御信号を０入力として
それぞれ伝送する。
チプレクサ２２-1への伝送の場合を例にとると、“Ａ×
Ｂ”あるいは“−Ａ×（−Ｂ）”の乗算のときは、デー
タ伝送回路４３は、図４（ａ）に示すように、＋１の制
御信号を＋ａ入力として、−１の制御信号を−ａ入力と
して、＋２の制御信号を＋２ａ入力として、−２の制御
信号を−２ａ入力として、０の制御信号を０入力として
それぞれ伝送する。
【００３７】一方、“−Ａ×Ｂ”あるいは“Ａ×（−
Ｂ）”の乗算のときは、データ伝送回路４３は、図４
（ｂ）に示すように、＋１の制御信号を−ａ入力とし
て、−１の制御信号を＋ａ入力として、＋２の制御信号
を−２ａ入力として、−２の制御信号を＋２ａ入力とし
て、０の制御信号を０入力としてそれぞれ伝送すること
で、符号反転を行う。
Ｂ）”の乗算のときは、データ伝送回路４３は、図４
（ｂ）に示すように、＋１の制御信号を−ａ入力とし
て、−１の制御信号を＋ａ入力として、＋２の制御信号
を−２ａ入力として、−２の制御信号を＋２ａ入力とし
て、０の制御信号を０入力としてそれぞれ伝送すること
で、符号反転を行う。
【００３８】ここでは、部分積生成回路１１側における
ブースエンコーダ２１からマルチプレクサ２２-1への伝
送の場合を例にとって説明したが、ブースエンコーダ２
１からマルチプレクサ２２-2〜２２-5への伝送の場合に
も、また部分積生成回路１２側においても同様に行われ
る。
ブースエンコーダ２１からマルチプレクサ２２-1への伝
送の場合を例にとって説明したが、ブースエンコーダ２
１からマルチプレクサ２２-2〜２２-5への伝送の場合に
も、また部分積生成回路１２側においても同様に行われ
る。
【００３９】このように、部分積生成回路１１，２１に
おいて、ブースエンコーダ２１，３１からマルチプレク
サ２２-1〜２２-5，３２-1〜３２-5へのデータの伝送形
態を乗算内容に応じて適宜切換え可能としたことによ
り、“Ａ×Ｂ”あるいは“−Ａ×（−Ｂ）”の乗算と
“−Ａ×Ｂ”あるいは“Ａ×（−Ｂ）”の乗算を同一の
乗算回路で実現できることになる。
おいて、ブースエンコーダ２１，３１からマルチプレク
サ２２-1〜２２-5，３２-1〜３２-5へのデータの伝送形
態を乗算内容に応じて適宜切換え可能としたことによ
り、“Ａ×Ｂ”あるいは“−Ａ×（−Ｂ）”の乗算と
“−Ａ×Ｂ”あるいは“Ａ×（−Ｂ）”の乗算を同一の
乗算回路で実現できることになる。
【００４０】一例として、Ａ＝６，Ｂ＝５とした場合
に、“Ａ×Ｂ”あるいは“−Ａ×（−Ｂ）”の乗算を行
う場合は、図２（ａ）の計算式に基づいて、第１の部分
積（０１１０）と第２の部分積（０１１０）を求め、第
１の部分積に対して第２の部分積を２ビットシフトした
状態で加算する処理が行われる。また、“−Ａ×Ｂ”あ
るいは“Ａ×（−Ｂ）”の乗算を行う場合は、図２
（ｂ）の計算式に基づいて、第１の部分積（１１１１１
０１０）と第２の部分積（１１１０１０）を求め、第１
の部分積に対して第２の部分積を２ビットシフトした状
態で加算する処理が行われる。
に、“Ａ×Ｂ”あるいは“−Ａ×（−Ｂ）”の乗算を行
う場合は、図２（ａ）の計算式に基づいて、第１の部分
積（０１１０）と第２の部分積（０１１０）を求め、第
１の部分積に対して第２の部分積を２ビットシフトした
状態で加算する処理が行われる。また、“−Ａ×Ｂ”あ
るいは“Ａ×（−Ｂ）”の乗算を行う場合は、図２
（ｂ）の計算式に基づいて、第１の部分積（１１１１１
０１０）と第２の部分積（１１１０１０）を求め、第１
の部分積に対して第２の部分積を２ビットシフトした状
態で加算する処理が行われる。
【００４１】なお、上記各実施形態においては、４ビッ
ト×４ビットの乗算を行う場合を例にとって説明した
が、これに限定されるものではない。ただし、部分積生
成回路の数は乗数のビット幅に応じて設定される。すな
わち、乗数が４ビットの場合は部分積生成回路が２個必
要であったが、例えば乗数が８ビットの場合には部分積
生成回路が４個必要となる。すなわち、ブースアルゴリ
ズムでは、乗数の１ビットおきに部分積が求められるこ
とから、乗数のビット幅の半分の数の部分積生成回路を
設ければ良いことになる。
ト×４ビットの乗算を行う場合を例にとって説明した
が、これに限定されるものではない。ただし、部分積生
成回路の数は乗数のビット幅に応じて設定される。すな
わち、乗数が４ビットの場合は部分積生成回路が２個必
要であったが、例えば乗数が８ビットの場合には部分積
生成回路が４個必要となる。すなわち、ブースアルゴリ
ズムでは、乗数の１ビットおきに部分積が求められるこ
とから、乗数のビット幅の半分の数の部分積生成回路を
設ければ良いことになる。
【００４２】
【発明の効果】以上説明したように、本発明によれば、
２進数の乗算回路において、２つの入力データＡ，Ｂに
対して、ブースのアルゴリズムにより部分積を生成する
際に予め符号を反転するようにしたことにより、従来の
ように、被乗数Ａのビット幅に対応した数のインバータ
やビット幅分のインクリメンタを用いなくても、“−Ａ
×Ｂ”あるいは“Ａ×（−Ｂ）”の乗算を行うことがで
きるため、回路を構成する素子数を削減できるととも
に、演算処理の高速化を実現できることになる。
２進数の乗算回路において、２つの入力データＡ，Ｂに
対して、ブースのアルゴリズムにより部分積を生成する
際に予め符号を反転するようにしたことにより、従来の
ように、被乗数Ａのビット幅に対応した数のインバータ
やビット幅分のインクリメンタを用いなくても、“−Ａ
×Ｂ”あるいは“Ａ×（−Ｂ）”の乗算を行うことがで
きるため、回路を構成する素子数を削減できるととも
に、演算処理の高速化を実現できることになる。
【図１】本発明の第１実施形態を示すブロック図であ
る。
る。
【図２】ブースアルゴリズムを用いた場合の計算例を示
す図である。
す図である。
【図３】本発明の第２実施形態を示すブロック図であ
る。
る。
【図４】第２実施形態におけるデータ伝送回路による伝
送形態を示す図であり、（ａ）は“Ａ×Ｂ”あるいは
“−Ａ×（−Ｂ）”の乗算の場合、（ｂ）は“−Ａ×
Ｂ”あるいは“Ａ×（−Ｂ）”の乗算の場合をそれぞれ
示している。
送形態を示す図であり、（ａ）は“Ａ×Ｂ”あるいは
“−Ａ×（−Ｂ）”の乗算の場合、（ｂ）は“−Ａ×
Ｂ”あるいは“Ａ×（−Ｂ）”の乗算の場合をそれぞれ
示している。
【図５】従来例を示すブロック図である。
１１，１２ 部分積生成回路 １３ 最終段加算回路 ２１，３１ ブース（Ｂｏｏｔｈ）エンコーダ ２２-1〜２２-4，３２-1〜３２-4 マルチプレクサ ２３，３３，４３，５３ データ伝送回路 ２６-1〜２６-4，３６-1〜３６-4 半加算器（ＨＡ） ２８，３８ ゲート回路
Claims (2)
- 【請求項１】 ２進数の乗算を行う乗算回路であって、 乗数の隣り合う３ビットのデータに対して±１，±２，
０の５通りの制御信号を出力するブースエンコーダと、 第１入力に対して被乗数の所定ビットのデータを、第２
入力に対して前記所定ビットの反転データを、第３入力
に対して前記所定ビットの１ビット下位のデータを、第
４入力に対して前記１ビット下位のデータの反転データ
を、第５入力に対して０をそれぞれ出力するマルチプレ
クサと、 前記ブースエンコーダの＋１の制御信号を前記第２入力
として、−１の制御信号を前記第１入力として、＋２の
制御信号を前記第４入力として、−２の制御信号を前記
第３入力として、０の制御信号を前記第５入力としてそ
れぞれ前記マルチプレクサに伝送するデータ伝送回路と
を備えたことを特徴とする乗算回路。 - 【請求項２】 前記データ伝送回路は、乗数および被乗
数の一方が負のときに、前記ブースエンコーダの＋１の
制御信号を前記第２入力として、−１の制御信号を前記
第１入力として、＋２の制御信号を前記第４入力とし
て、−２の制御信号を前記第３入力としてそれぞれ前記
マルチプレクサに伝送し、乗数および被乗数が共に正又
は負のときに、前記ブースエンコーダの＋１の制御信号
を前記第１入力として、−１の制御信号を前記第２入力
として、＋２の制御信号を前記第３入力として、−２の
制御信号を前記第４入力として前記マルチプレクサに伝
送することを特徴とする請求項１記載の乗算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9141285A JPH10333885A (ja) | 1997-05-30 | 1997-05-30 | 乗算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9141285A JPH10333885A (ja) | 1997-05-30 | 1997-05-30 | 乗算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10333885A true JPH10333885A (ja) | 1998-12-18 |
Family
ID=15288342
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9141285A Pending JPH10333885A (ja) | 1997-05-30 | 1997-05-30 | 乗算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10333885A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009527060A (ja) * | 2006-02-15 | 2009-07-23 | クゥアルコム・インコーポレイテッド | 拡張された削減ツリー回路構成を有するブース乗算器 |
| JP2009527064A (ja) * | 2006-02-15 | 2009-07-23 | クゥアルコム・インコーポレイテッド | ブース乗算方法及びシステムのための電力効率の良い符号拡張 |
| US7809783B2 (en) | 2006-02-15 | 2010-10-05 | Qualcomm Incorporated | Booth multiplier with enhanced reduction tree circuitry |
-
1997
- 1997-05-30 JP JP9141285A patent/JPH10333885A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009527060A (ja) * | 2006-02-15 | 2009-07-23 | クゥアルコム・インコーポレイテッド | 拡張された削減ツリー回路構成を有するブース乗算器 |
| JP2009527064A (ja) * | 2006-02-15 | 2009-07-23 | クゥアルコム・インコーポレイテッド | ブース乗算方法及びシステムのための電力効率の良い符号拡張 |
| US7797366B2 (en) | 2006-02-15 | 2010-09-14 | Qualcomm Incorporated | Power-efficient sign extension for booth multiplication methods and systems |
| US7809783B2 (en) | 2006-02-15 | 2010-10-05 | Qualcomm Incorporated | Booth multiplier with enhanced reduction tree circuitry |
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