JP3304971B2 - 絶対値演算回路 - Google Patents
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- NCGICGYLBXGBGN-UHFFFAOYSA-N 3-morpholin-4-yl-1-oxa-3-azonia-2-azanidacyclopent-3-en-5-imine;hydrochloride Chemical compound Cl.[N-]1OC(=N)C=[N+]1N1CCOCC1 NCGICGYLBXGBGN-UHFFFAOYSA-N 0.000 description 7
- 238000000034 method Methods 0.000 description 6
- 238000006243 chemical reaction Methods 0.000 description 5
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、ディジタル化された信号を処理するディジ
タル信号処理プロセッサ（以下、DSPという）、マイク
ロプロセッサ、マイクロコンピュータ等において、２つ
のディジタル数値の差の絶対値を計算する絶対値演算回
路に関するものである。
タル信号処理プロセッサ（以下、DSPという）、マイク
ロプロセッサ、マイクロコンピュータ等において、２つ
のディジタル数値の差の絶対値を計算する絶対値演算回
路に関するものである。
（従来の技術） 従来、このような分野の技術としては、例えば文献
昭和61年度電子通信学会通信部門全国大会「絶対値演算
方式の検討」、１−46に記載される技術があった。以
下、その構成を図を用いて説明する。
昭和61年度電子通信学会通信部門全国大会「絶対値演算
方式の検討」、１−46に記載される技術があった。以
下、その構成を図を用いて説明する。
第２図（ａ），（ｂ），（ｃ），（ｄ）は、従来の絶
対値演算回路の回路構成図であり、同図（ａ）は並列方
式の図、同図（ｂ）は直列方式の図、同図（ｃ）は入力
レジスタ方式の図、同図（ｄ）は出力フィードバック方
式の図である。
対値演算回路の回路構成図であり、同図（ａ）は並列方
式の図、同図（ｂ）は直列方式の図、同図（ｃ）は入力
レジスタ方式の図、同図（ｄ）は出力フィードバック方
式の図である。
第２図（ａ）に示す並列方式の絶対値演算回路10は、
並列に接続された２個の減算器11,12と、選択器13とで
構成されている。
並列に接続された２個の減算器11,12と、選択器13とで
構成されている。
この絶対値演算回路10では、各減算器11,12で２入力
信号Sin1,Sin2の差（S1in−Sin2），（Sin2−Sin1）を
それぞれ算出し、選択器13が正の方の算出結果を選択し
て出力する。ここで、選択器13の制御入力信号Scには、
例えば減算器11の出力の最上位ビット（以下、MSBとい
う）、即ち符号ビットを用いる。
信号Sin1,Sin2の差（S1in−Sin2），（Sin2−Sin1）を
それぞれ算出し、選択器13が正の方の算出結果を選択し
て出力する。ここで、選択器13の制御入力信号Scには、
例えば減算器11の出力の最上位ビット（以下、MSBとい
う）、即ち符号ビットを用いる。
第２図（ｂ）に示す直列方式の絶対値演算回路20は、
減算器21と、該減算器21に直列に縦続接続された符号反
転器22と、選択器23とで構成されている。ここで、符号
反転器22は、反転回路及び加算器からなる２の補数回路
で構成されている。
減算器21と、該減算器21に直列に縦続接続された符号反
転器22と、選択器23とで構成されている。ここで、符号
反転器22は、反転回路及び加算器からなる２の補数回路
で構成されている。
この絶対値演算回路20では、減算器21で２入力信号Si
n1,Sin2の差（Sin1−Sin2）を算出し、その算出結果の
正負に応じて選択器23は、正の時にその値をそのまま出
力し、負の時にその値に対して反転及び加算処理による
２の補数計算を行い、符号の反転を行った符号反転器22
の出力を選択して出力する。ここで、選択器23の制御入
力信号Scには、例えば減算器21の出力のMSB（符号ビッ
ト）を用いる。
n1,Sin2の差（Sin1−Sin2）を算出し、その算出結果の
正負に応じて選択器23は、正の時にその値をそのまま出
力し、負の時にその値に対して反転及び加算処理による
２の補数計算を行い、符号の反転を行った符号反転器22
の出力を選択して出力する。ここで、選択器23の制御入
力信号Scには、例えば減算器21の出力のMSB（符号ビッ
ト）を用いる。
第２図（ｃ）の入力レジスタ方式の絶対値演算回路30
は、レジスタ31,32、選択器33、及び減算器34で構成さ
れている。
は、レジスタ31,32、選択器33、及び減算器34で構成さ
れている。
この絶対値演算回路30では、２入力信号Sin1,Sin2を
レジスタ31,32に記憶し、減算器34で２入力信号Sin1,Si
n2の差（Sin1−Sin2）を算出して、その算出結果が正の
時に選択器33はその値をそのまま出力し、負の時に選択
器33は次のクロック周期でレジスタ31,32の信号を入れ
替え、入れ替えられた信号に対して減算器34が再び減算
を行って出力する。ここで、選択器33の制御入力信号Sc
には、例えば減算器34の出力のMSB（符号ビット）を用
いる。
レジスタ31,32に記憶し、減算器34で２入力信号Sin1,Si
n2の差（Sin1−Sin2）を算出して、その算出結果が正の
時に選択器33はその値をそのまま出力し、負の時に選択
器33は次のクロック周期でレジスタ31,32の信号を入れ
替え、入れ替えられた信号に対して減算器34が再び減算
を行って出力する。ここで、選択器33の制御入力信号Sc
には、例えば減算器34の出力のMSB（符号ビット）を用
いる。
第２図（ｄ）の出力フィードバック方式の絶対値演算
回路40は、減算器41、レジスタ42、及び選択器43で構成
されている。
回路40は、減算器41、レジスタ42、及び選択器43で構成
されている。
この絶対値演算回路40では、減算器41により２入力信
号Sin1,Sin2の差（sin1−Sin2）が求められ、その差が
正の時には一度レジスタ42にその値が記憶されてそのま
ま出力され、負の時にはレジスタ42に記憶された値を制
御入力信号Scに基づき選択器43で選択し減算器41を用い
て符号反転して出力する。
号Sin1,Sin2の差（sin1−Sin2）が求められ、その差が
正の時には一度レジスタ42にその値が記憶されてそのま
ま出力され、負の時にはレジスタ42に記憶された値を制
御入力信号Scに基づき選択器43で選択し減算器41を用い
て符号反転して出力する。
以上のようにして各絶対値演算回路10,20,30,40で
は、２入力信号Sin1,Sin2が入力されると、その差の絶
対値|Sin1−Sin2|を求める。
は、２入力信号Sin1,Sin2が入力されると、その差の絶
対値|Sin1−Sin2|を求める。
（発明が解決しようとする課題） しかしながら、上記構成の絶対値演算回路10〜40で
は、次のような課題があった。
は、次のような課題があった。
並列方式の絶対値演算回路10では、演算時間は早
く、１クロックサイクルで実行することができるが、２
個の演算器11,12が必要であるため、ハードウエア規模
が大きくなってしまう。
く、１クロックサイクルで実行することができるが、２
個の演算器11,12が必要であるため、ハードウエア規模
が大きくなってしまう。
直列方式の絶対値演算回路20では、ハードウエア規
模の面で絶対値演算回路10よりも有利ではあるが、符号
反転器22により２の補数計算を行う際の加算処理等に起
因して演算時間が長く、絶対値演算回路10の場合の約２
倍程度となってしまう。
模の面で絶対値演算回路10よりも有利ではあるが、符号
反転器22により２の補数計算を行う際の加算処理等に起
因して演算時間が長く、絶対値演算回路10の場合の約２
倍程度となってしまう。
入力レジスタ方法の絶対値演算回路30では、ハード
ウエア規模において絶対値演算回路10,20のいずれより
も小さいが、演算クロック数が２サイクルかかってしま
う。
ウエア規模において絶対値演算回路10,20のいずれより
も小さいが、演算クロック数が２サイクルかかってしま
う。
出力フィードバック方式の絶対値演算回路40では、
ハードウエア規模は比較的小さくできるが、演算クロッ
ク数が２サイクルかかってしまう。
ハードウエア規模は比較的小さくできるが、演算クロッ
ク数が２サイクルかかってしまう。
このように従来の絶対値演算回路10〜40では、いずれ
においてもハードウエア量及び演算速度に関して、より
小形で、高速性を満足できるものが得られなかった。
においてもハードウエア量及び演算速度に関して、より
小形で、高速性を満足できるものが得られなかった。
本発明は、小形化及び高速化が困難な点について解決
した絶対値演算回路を提供するものである。
した絶対値演算回路を提供するものである。
（課題を解決するための手段） 前記課題を解決するために、本発明のうちの第１の発
明は、複数ビットからなる第１及び第２の入力データの
差の絶対値を求める絶対値演算回路において、前記第１
及び前記第２の入力データの差を求め、前記演算結果の
正負を指示する符号ビットを伴う、複数ビットからなる
演算結果を出力する演算手段と、前記符号ビットに応じ
て、前記演算結果の各ビットを非反転または反転した第
１のデータを出力する第１の反転手段と、前記第１のデ
ータの最下位ビット（以下、LSBという）側からMSB側に
向かって最初に“0"となるビットの位置を指示する位置
情報を出力する位置情報出力手段と、前記第１のデータ
の各ビットを反転した第２のデータを準備し、前記位置
情報出力手段の位置情報に基づいて、LSBから該位置情
報にて指示されたビットまでに対しては、該第２のデー
タにおける対応するビットを各ビット毎に選択的に出力
し、それ以外のビットに対しては、該第１のデータにお
ける対応するビットを各ビット毎に選択的に出力する第
２の反転手段とを、備えている。
明は、複数ビットからなる第１及び第２の入力データの
差の絶対値を求める絶対値演算回路において、前記第１
及び前記第２の入力データの差を求め、前記演算結果の
正負を指示する符号ビットを伴う、複数ビットからなる
演算結果を出力する演算手段と、前記符号ビットに応じ
て、前記演算結果の各ビットを非反転または反転した第
１のデータを出力する第１の反転手段と、前記第１のデ
ータの最下位ビット（以下、LSBという）側からMSB側に
向かって最初に“0"となるビットの位置を指示する位置
情報を出力する位置情報出力手段と、前記第１のデータ
の各ビットを反転した第２のデータを準備し、前記位置
情報出力手段の位置情報に基づいて、LSBから該位置情
報にて指示されたビットまでに対しては、該第２のデー
タにおける対応するビットを各ビット毎に選択的に出力
し、それ以外のビットに対しては、該第１のデータにお
ける対応するビットを各ビット毎に選択的に出力する第
２の反転手段とを、備えている。
第２の発明は、第１の発明において、前記演算手段を
減算器で構成している。
減算器で構成している。
第３の発明は、第１の発明において、前記演算手段
を、絶対値演算以外の演算処理を行うALU（Arithmetic
and Logic Unit、算術論理ユニット）にて兼用してい
る。
を、絶対値演算以外の演算処理を行うALU（Arithmetic
and Logic Unit、算術論理ユニット）にて兼用してい
る。
（作 用） 本発明によれば、以上のように絶対値演算回路を構成
したので、第１及び第２の入力データの差が演算手段で
求められ、この複数ビットからなる演算結果の符号ビッ
トに応じて、該演算結果の各ビットが第１の反転手段で
非反転または反転されて第１のデータが出力される。位
置情報出力手段は、第１のデータのLSB側からMSB側に向
かって最初に“0"となるビットの位置を指示する位置情
報を出力する。すると、第２の反転手段では、第１のデ
ータの各ビットを反転した第２のデータを準備し、位置
情報に基づいて、LSBから該位置情報にて指示されたビ
ットまでに対して、該第２のデータにおける対応するビ
ットを各ビット毎に選択的に出し、それ以外のビットに
対して、該第１のデータにおける対応するビットを各ビ
ット毎に選択的に出力する。これにより、第１及び第２
の入力データの差の絶対値が求められる。
したので、第１及び第２の入力データの差が演算手段で
求められ、この複数ビットからなる演算結果の符号ビッ
トに応じて、該演算結果の各ビットが第１の反転手段で
非反転または反転されて第１のデータが出力される。位
置情報出力手段は、第１のデータのLSB側からMSB側に向
かって最初に“0"となるビットの位置を指示する位置情
報を出力する。すると、第２の反転手段では、第１のデ
ータの各ビットを反転した第２のデータを準備し、位置
情報に基づいて、LSBから該位置情報にて指示されたビ
ットまでに対して、該第２のデータにおける対応するビ
ットを各ビット毎に選択的に出し、それ以外のビットに
対して、該第１のデータにおける対応するビットを各ビ
ット毎に選択的に出力する。これにより、第１及び第２
の入力データの差の絶対値が求められる。
（実施例） 第１図は、本発明の実施例を示す絶対値演算回路の回
路構成図、第３図は、第１図中の１の補数回路の回路構
成図、第４図は、第１図中のLSB側ビット反転回路の回
路構成図である。
路構成図、第３図は、第１図中の１の補数回路の回路構
成図、第４図は、第１図中のLSB側ビット反転回路の回
路構成図である。
この絶対値演算回路50は、演算手段（例えば、演算
器）51、第１の反転手段（例えば、１の補数回路）52、
位置情報出力手段（例えば、プライオリティ・エンコー
ダ）53、及び第２の反転手段（例えば、LSB側ビット反
転回路）54を備えている。
器）51、第１の反転手段（例えば、１の補数回路）52、
位置情報出力手段（例えば、プライオリティ・エンコー
ダ）53、及び第２の反転手段（例えば、LSB側ビット反
転回路）54を備えている。
演算器51は、複数ビットからなる第１及び第２の入力
データ（例えば、２進数の第１及び第２の入力信号）Si
n11,Sin12の差を求めて出力Qsとして出力する機能を有
している。
データ（例えば、２進数の第１及び第２の入力信号）Si
n11,Sin12の差を求めて出力Qsとして出力する機能を有
している。
１の補数回路52は、出力Qsの符号ビットが正の場合に
出力Qsを直接出力し、負の場合に出力Qsに反転処理を行
い、その１の補数を求めて出力Qcとして出力する回路で
あり、例えばデータ幅が８ビットであり、インバータ52
−１と、排他的否論理和ゲート（以下、Ex・NORゲート
という）52−２〜52−９とで構成されている。
出力Qsを直接出力し、負の場合に出力Qsに反転処理を行
い、その１の補数を求めて出力Qcとして出力する回路で
あり、例えばデータ幅が８ビットであり、インバータ52
−１と、排他的否論理和ゲート（以下、Ex・NORゲート
という）52−２〜52−９とで構成されている。
プライオリティ・エンコーダ53は、１の補数回路52の
出力Qcに対してLSB側から検索して最初の“0"ビットの
位置情報を示すエンコーダ出力Qeを出力する回路であ
り、例えば論理ゲート等により構成されている。
出力Qcに対してLSB側から検索して最初の“0"ビットの
位置情報を示すエンコーダ出力Qeを出力する回路であ
り、例えば論理ゲート等により構成されている。
ビット反転回路54は、エンコーダ出力Qeに基づき、１
の補数回路52の出力QcのLSB側からエンコーダ出力Qeで
示される“0"ビットまでのビット列を反転し、該“0"ビ
ットの１桁上からMSBまでのビット列を非反転で出力す
る回路であり、例えばデータ幅が８ビットであり、イン
バータ54−１〜54−８と、選択回路部（以下、SELとい
う）54−９〜54−16と、デコード部54−17とで構成され
ている。ここで、デコード部54−17は、エンコーダ出力
Qeを入力して反転制御信号C7,C6,…,C0に変換する機能
を有し、ROM変換あるいはPLA（Programmable Logic A
rray）等により構成されている。なお、各反転制御信号
C7〜C0は、それぞれSEL54−９〜54−16における選択制
御を行うためのものである。
の補数回路52の出力QcのLSB側からエンコーダ出力Qeで
示される“0"ビットまでのビット列を反転し、該“0"ビ
ットの１桁上からMSBまでのビット列を非反転で出力す
る回路であり、例えばデータ幅が８ビットであり、イン
バータ54−１〜54−８と、選択回路部（以下、SELとい
う）54−９〜54−16と、デコード部54−17とで構成され
ている。ここで、デコード部54−17は、エンコーダ出力
Qeを入力して反転制御信号C7,C6,…,C0に変換する機能
を有し、ROM変換あるいはPLA（Programmable Logic A
rray）等により構成されている。なお、各反転制御信号
C7〜C0は、それぞれSEL54−９〜54−16における選択制
御を行うためのものである。
次に、絶対値演算回路50の動作を説明する。
２進数の２入力信号Sin11,Sin12が演算器51に入力さ
れると、該演算器51は２入力信号Sin11,Sin12の差（Sin
11−Sin12）を計算し、その差を出力Qsとして１の補数
回路52に供給する。
れると、該演算器51は２入力信号Sin11,Sin12の差（Sin
11−Sin12）を計算し、その差を出力Qsとして１の補数
回路52に供給する。
１の補数回路52は、演算器51からの出力Qsを入力デー
タI7,I6,…,I0として受取り、そのデータ中の符号ビッ
トであるMSBの正負、即ち“0"または“1"により、演算
器51の出力Qsが正の値か負の値かを判断し、正の値の場
合に、１の補数変換することなく直接出力Qsを出力す
る。出力Qsが負の値の場合には、入力データI7〜I0に対
して１の補数変換、即ち２進値“0",“1"の反転処理を
次のようにして行う。出力Qsが負の値で２の補数表示の
時には、出力QsのMSB（符号ビット）が“1"であるた
め、Ex・NORゲート52−２〜52−９のそれぞれ一方の入
力が“0"となるので、該Ex・NORゲート52−２〜52−９
により、入力データI7〜I0は“1",“0"が反転され、そ
れぞれ出力データθ7,θ6,…，θ1,θ０として出力され
る。その１の補数回路52による１の補数変換結果は、出
力Qcとしてプライオリティ・エンコーダ53及びビット反
転回路54にそれぞれ供給される。
タI7,I6,…,I0として受取り、そのデータ中の符号ビッ
トであるMSBの正負、即ち“0"または“1"により、演算
器51の出力Qsが正の値か負の値かを判断し、正の値の場
合に、１の補数変換することなく直接出力Qsを出力す
る。出力Qsが負の値の場合には、入力データI7〜I0に対
して１の補数変換、即ち２進値“0",“1"の反転処理を
次のようにして行う。出力Qsが負の値で２の補数表示の
時には、出力QsのMSB（符号ビット）が“1"であるた
め、Ex・NORゲート52−２〜52−９のそれぞれ一方の入
力が“0"となるので、該Ex・NORゲート52−２〜52−９
により、入力データI7〜I0は“1",“0"が反転され、そ
れぞれ出力データθ7,θ6,…，θ1,θ０として出力され
る。その１の補数回路52による１の補数変換結果は、出
力Qcとしてプライオリティ・エンコーダ53及びビット反
転回路54にそれぞれ供給される。
プライオリティ・エンコーダ53は、１の補数回路52の
出力Qcを検索情報として入力すると、LSBからMSB方向へ
検索して最初に“0"となっているビット位置を検出し、
その検出結果を示すエンコーダ出力Qeを、例えば２進コ
ード信号で表わされる検出信号として、または２進コー
ドを展開した後のビット位置に対応する個別信号で表わ
される検出信号として、ビット反転回路54へ供給する。
出力Qcを検索情報として入力すると、LSBからMSB方向へ
検索して最初に“0"となっているビット位置を検出し、
その検出結果を示すエンコーダ出力Qeを、例えば２進コ
ード信号で表わされる検出信号として、または２進コー
ドを展開した後のビット位置に対応する個別信号で表わ
される検出信号として、ビット反転回路54へ供給する。
ビット反転回路54は、演算器51の出力Qsが正の値の場
合には、その出力Qsをそのまま出力し、負の値の場合に
は、エンコーダ出力Qeの制御に従って、１の補数回路52
の出力Qcに対して、LSBから最初の“0"の位置までのビ
ット列を反転して出力し、その“0"の１つ上位のビット
からMSBまでのビット列に対しては、反転することなく
スルーで出力する。
合には、その出力Qsをそのまま出力し、負の値の場合に
は、エンコーダ出力Qeの制御に従って、１の補数回路52
の出力Qcに対して、LSBから最初の“0"の位置までのビ
ット列を反転して出力し、その“0"の１つ上位のビット
からMSBまでのビット列に対しては、反転することなく
スルーで出力する。
即ち、出力Qsが負の値である場合、ビット反転回路54
は、１の補数回路52の出力Qcを入力データI7,I6,…,I0
として入力する。また、ビット反転回路54は、プライオ
リティ・エンコーダ53により検索されたLSB側から最初
の“0"ビット位置情報を示すエンコーダ出力Qeを入力
し、デコード部54−17で反転制御信号C7,C6,…,C0に変
換する。すると、ビット反転回路54は、反転制御信号C7
〜C0に基づき、SEL54−９〜54−16の内、エンコーダ出
力Qeが示す“0"ビットを含む下位側ビットのSELを入力
データ反転側に設定し、それ以外の上位側ビットのSEL
については、非反転側に設定する。これにより、入力デ
ータI7,I6,…,I0は、下位側が所定ビット長だけ反転さ
れた出力データθ7,θ6,…，θ1,θ０として出力され
る。
は、１の補数回路52の出力Qcを入力データI7,I6,…,I0
として入力する。また、ビット反転回路54は、プライオ
リティ・エンコーダ53により検索されたLSB側から最初
の“0"ビット位置情報を示すエンコーダ出力Qeを入力
し、デコード部54−17で反転制御信号C7,C6,…,C0に変
換する。すると、ビット反転回路54は、反転制御信号C7
〜C0に基づき、SEL54−９〜54−16の内、エンコーダ出
力Qeが示す“0"ビットを含む下位側ビットのSELを入力
データ反転側に設定し、それ以外の上位側ビットのSEL
については、非反転側に設定する。これにより、入力デ
ータI7,I6,…,I0は、下位側が所定ビット長だけ反転さ
れた出力データθ7,θ6,…，θ1,θ０として出力され
る。
以上のようにして絶対値演算回路50では、演算器51で
計算された２進数の２入力信号Sin12,Sin12の差（Sin11
−Sin12）は、１の補数回路52、プライオリティ・エン
コーダ53、及びビット反転回路54により、差（Sin11−S
in12）が正の値の時は、そのままスルーで通り抜け、負
の値の時には、加算によらない２の補数変換により正の
値に直され、全体として２進数の２入力信号Sin11,Sin1
2に対してその差（Sin11−Sin12）の絶対値|Sin11−Sin
12|が得られる。
計算された２進数の２入力信号Sin12,Sin12の差（Sin11
−Sin12）は、１の補数回路52、プライオリティ・エン
コーダ53、及びビット反転回路54により、差（Sin11−S
in12）が正の値の時は、そのままスルーで通り抜け、負
の値の時には、加算によらない２の補数変換により正の
値に直され、全体として２進数の２入力信号Sin11,Sin1
2に対してその差（Sin11−Sin12）の絶対値|Sin11−Sin
12|が得られる。
本実施例では、次のような利点を有している。即ち、
絶対値演算回路50では、演算器51を最低数の１個だけ用
いる構成にし、該演算器51で得られた差に対する絶対値
演算を行うために加算処理（加算器）を必要とする２の
補数計算による方法をとらないで、１の補数回路52、プ
ライオリティ・エンコーダ53、及びビット反転回路54を
設けることにより、１の補数回路52で論理反転を行うだ
けの１の補数計算、プライオリティ・エンコーダ53で
“0"ビット検出、及びビット反転回路54で該“0"ビット
よりも下位側ビットの反転操作をそれぞれ行い、絶対値
演算を実行するようにしている。
絶対値演算回路50では、演算器51を最低数の１個だけ用
いる構成にし、該演算器51で得られた差に対する絶対値
演算を行うために加算処理（加算器）を必要とする２の
補数計算による方法をとらないで、１の補数回路52、プ
ライオリティ・エンコーダ53、及びビット反転回路54を
設けることにより、１の補数回路52で論理反転を行うだ
けの１の補数計算、プライオリティ・エンコーダ53で
“0"ビット検出、及びビット反転回路54で該“0"ビット
よりも下位側ビットの反転操作をそれぞれ行い、絶対値
演算を実行するようにしている。
そのため、LSBの状態に左右されることなく、ビット
反転回路54の出力の各ビット間の遅延を抑えることがで
き、従来の絶対値演算回路10〜40に比べて、ハードウエ
ア規模の小形化、及び演算時間の短縮が期待できる。
反転回路54の出力の各ビット間の遅延を抑えることがで
き、従来の絶対値演算回路10〜40に比べて、ハードウエ
ア規模の小形化、及び演算時間の短縮が期待できる。
なお、本発明は図示の実施例に限定されず、種々の変
形が可能である。例えば、絶対値演算回路50は、その構
成の変更が可能である。
形が可能である。例えば、絶対値演算回路50は、その構
成の変更が可能である。
その一例として、演算器51は、減算専用の回路構成
（減算器）としてもよい。この場合には、絶対値演算回
路50のハード構成をさらに縮小することができる。ま
た、演算器51をALU等で構成し、絶対値演算以外の演算
処理とそのハード構成を兼用してもよい。
（減算器）としてもよい。この場合には、絶対値演算回
路50のハード構成をさらに縮小することができる。ま
た、演算器51をALU等で構成し、絶対値演算以外の演算
処理とそのハード構成を兼用してもよい。
また、１の補数回路52、及びビット反転回路54の回路
構成は、データ幅８ビットの場合を例示したが、データ
幅の変更に伴って構成素子等の変更が可能であり、また
各論理ゲートは、他の構成にするなどの変形も可能であ
る。さらには、上記実施例での論理レベルの設定につい
ても、上記実施例のものに限定されるものではない。
構成は、データ幅８ビットの場合を例示したが、データ
幅の変更に伴って構成素子等の変更が可能であり、また
各論理ゲートは、他の構成にするなどの変形も可能であ
る。さらには、上記実施例での論理レベルの設定につい
ても、上記実施例のものに限定されるものではない。
（発明の効果） 以上詳細に説明したように、第１、第２及び第３の発
明によれば、位置情報出力手段の位置情報に基づいて、
第２の反転手段は、第１の反転手段の出力である第１の
データの各ビットと該第１のデータの各ビットを反転し
た第２のデータの各ビットとを選択的に出力するように
しているので、２つの入力データの差の絶対値を確実に
得ることができる。特に、位置情報に基づいて、第２の
反転手段にて、第１のデータの各ビットと第２のデータ
の各ビットとを各ビット毎に選択的に出力することによ
り、LSBの状態に左右されることなく、第２の反転手段
の出力の各ビット間の遅延を抑えることができ、ハード
ウェア量が少なく、小形で、より高速な絶対値演算処理
を実現できる。
明によれば、位置情報出力手段の位置情報に基づいて、
第２の反転手段は、第１の反転手段の出力である第１の
データの各ビットと該第１のデータの各ビットを反転し
た第２のデータの各ビットとを選択的に出力するように
しているので、２つの入力データの差の絶対値を確実に
得ることができる。特に、位置情報に基づいて、第２の
反転手段にて、第１のデータの各ビットと第２のデータ
の各ビットとを各ビット毎に選択的に出力することによ
り、LSBの状態に左右されることなく、第２の反転手段
の出力の各ビット間の遅延を抑えることができ、ハード
ウェア量が少なく、小形で、より高速な絶対値演算処理
を実現できる。
第１図は本発明の実施例を示す絶対値演算回路の回路構
成図、第２図（ａ）〜（ｄ）は従来の絶対値演算回路の
回路構成図であり、同図（ａ）は並列方式の図、同図
（ｂ）は直列方式の図、同図（ｃ）は入力レジスタ方式
の図、同図（ｄ）は出力フィードバック方式の図、第３
図は第１図中の１の補数回路の回路構成図、第４図は第
１図中のLSB側ビット反転回路の回路構成図である。 50……絶対値演算回路、51……演算器、52……１の補数
回路、53……プライオリティ・エンコーダ、54……ビッ
ト反転回路、Sin11,Sin12……２進数の入力信号、|Sin1
1−Sin12|……２進数の入力信号の差の絶対値。
成図、第２図（ａ）〜（ｄ）は従来の絶対値演算回路の
回路構成図であり、同図（ａ）は並列方式の図、同図
（ｂ）は直列方式の図、同図（ｃ）は入力レジスタ方式
の図、同図（ｄ）は出力フィードバック方式の図、第３
図は第１図中の１の補数回路の回路構成図、第４図は第
１図中のLSB側ビット反転回路の回路構成図である。 50……絶対値演算回路、51……演算器、52……１の補数
回路、53……プライオリティ・エンコーダ、54……ビッ
ト反転回路、Sin11,Sin12……２進数の入力信号、|Sin1
1−Sin12|……２進数の入力信号の差の絶対値。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 徳野 芳雄 東京都港区虎ノ門１丁目７番12号 沖電 気工業株式会社内 (56)参考文献 特開 平１−232430（ＪＰ，Ａ) 特開 昭63−310022（ＪＰ，Ａ) 特開 平１−188936（ＪＰ，Ａ)
Claims (3)
- 【請求項１】複数ビットからなる第１及び第２の入力デ
ータの差の絶対値を求める絶対値演算回路において、 前記第１及び前記第２の入力データの差を求め、前記演
算結果の正負を指示する符号ビットを伴う、複数ビット
からなる演算結果を出力する演算手段、 前記符号ビットに応じて、前記演算結果の各ビットを非
反転または反転した第１のデータを出力する第１の反転
手段と、 前記第１のデータの最下位ビット側から最上位ビット側
に向かって最初に“0"となるビットの位置を指示する位
置情報を出力する位置情報出力手段と、 前記第１のデータの各ビットを反転した第２のデータを
出力する反転回路と、各々が前記第１のデータの対応す
るビットと前記第２のデータの対応するビットとを入力
とする複数の選択回路とを含み、前記位置情報出力手段
の位置情報に基づいて、最下位ビットから該位置情報に
て指示されたビットまでに対応する前記選択回路は、該
第２のデータにおける対応するビットを選択的に出力
し、それ以外のビットに対応する前記選択回路は、該第
１のデータにおける対応するビットを選択的に出力する
第２の反転手段とを、 備えたことを特徴とする絶対値演算回路。 - 【請求項２】前記演算手段は減算器であることを特徴と
する請求項１記載の絶対値演算回路。 - 【請求項３】前記演算手段は絶対値演算以外の演算処理
を行うALUにて兼用されることを特徴とする請求項１記
載の絶対値演算回路。
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|---|---|---|---|
| JP19466590A JP3304971B2 (ja) | 1990-07-23 | 1990-07-23 | 絶対値演算回路 |
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| GB9115750A GB2247330B (en) | 1990-07-23 | 1991-07-22 | Absolute value arithmetic circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19466590A JP3304971B2 (ja) | 1990-07-23 | 1990-07-23 | 絶対値演算回路 |
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| Publication Number | Publication Date |
|---|---|
| JPH0480815A JPH0480815A (ja) | 1992-03-13 |
| JP3304971B2 true JP3304971B2 (ja) | 2002-07-22 |
Family
ID=16328276
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19466590A Expired - Fee Related JP3304971B2 (ja) | 1990-07-23 | 1990-07-23 | 絶対値演算回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5216628A (ja) |
| JP (1) | JP3304971B2 (ja) |
| GB (1) | GB2247330B (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3228927B2 (ja) * | 1990-09-20 | 2001-11-12 | 沖電気工業株式会社 | プロセッサエレメント、プロセッシングユニット、プロセッサ、及びその演算処理方法 |
| US5610850A (en) * | 1992-06-01 | 1997-03-11 | Sharp Kabushiki Kaisha | Absolute difference accumulator circuit |
| US6219688B1 (en) | 1993-11-30 | 2001-04-17 | Texas Instruments Incorporated | Method, apparatus and system for sum of plural absolute differences |
| US5940312A (en) * | 1995-10-10 | 1999-08-17 | Microunity Systems Engineering, Inc. | Signed binary logarithm system |
| US5880979A (en) * | 1995-12-21 | 1999-03-09 | Intel Corporation | System for providing the absolute difference of unsigned values |
| US5793655A (en) * | 1996-10-23 | 1998-08-11 | Zapex Technologies, Inc. | Sum of the absolute values generator |
| JP3482102B2 (ja) * | 1997-05-26 | 2003-12-22 | 沖電気工業株式会社 | 絶対値距離演算回路 |
| US6073150A (en) * | 1997-06-23 | 2000-06-06 | Sun Microsystems, Inc. | Apparatus for directing a parallel processing computing device to form an absolute value of a signed value |
| US5954786A (en) * | 1997-06-23 | 1999-09-21 | Sun Microsystems, Inc. | Method for directing a parallel processing computing device to form an absolute valve of a signed valve |
| JP2000155671A (ja) * | 1998-11-24 | 2000-06-06 | Mitsubishi Electric Corp | 浮動小数点演算装置 |
| US6907441B2 (en) * | 2001-08-13 | 2005-06-14 | Honeywell International, Inc. | Square root extractor |
| JP2005135090A (ja) * | 2003-10-29 | 2005-05-26 | Seiko Epson Corp | 演算処理装置 |
| US8631056B2 (en) * | 2008-01-09 | 2014-01-14 | Qualcomm Incorporated | Processor and method of determining a normalization count |
| JP4831704B2 (ja) * | 2008-09-22 | 2011-12-07 | 藤 健 吉 遠 | 紐体吊り支持具 |
| US8407276B2 (en) | 2009-07-27 | 2013-03-26 | Electronics And Telecommunications Research Institute | Apparatus for calculating absolute difference |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4218751A (en) * | 1979-03-07 | 1980-08-19 | International Business Machines Corporation | Absolute difference generator for use in display systems |
| JPS61214025A (ja) * | 1985-03-20 | 1986-09-22 | Mitsubishi Electric Corp | 差の絶対値比較回路 |
| JPS6425236A (en) * | 1987-07-21 | 1989-01-27 | Mitsubishi Electric Corp | Logical operation system |
| US5027308A (en) * | 1989-02-14 | 1991-06-25 | Intel Corporation | Circuit for adding/subtracting two floating point operands |
| US5075879A (en) * | 1989-10-13 | 1991-12-24 | Motorola, Inc. | Absolute value decoder |
| JPH03136166A (ja) * | 1989-10-23 | 1991-06-10 | Nec Corp | 演算回路 |
-
1990
- 1990-07-23 JP JP19466590A patent/JP3304971B2/ja not_active Expired - Fee Related
-
1991
- 1991-07-19 US US07/732,818 patent/US5216628A/en not_active Expired - Lifetime
- 1991-07-22 GB GB9115750A patent/GB2247330B/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| GB2247330B (en) | 1994-04-20 |
| JPH0480815A (ja) | 1992-03-13 |
| US5216628A (en) | 1993-06-01 |
| GB9115750D0 (en) | 1991-09-04 |
| GB2247330A (en) | 1992-02-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |