JPH0431412B2 - - Google Patents
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- JPH0431412B2 JPH0431412B2 JP61071179A JP7117986A JPH0431412B2 JP H0431412 B2 JPH0431412 B2 JP H0431412B2 JP 61071179 A JP61071179 A JP 61071179A JP 7117986 A JP7117986 A JP 7117986A JP H0431412 B2 JPH0431412 B2 JP H0431412B2
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/52—Multiplying; Dividing
- G06F7/523—Multiplying only
- G06F7/533—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even
- G06F7/5334—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even by using multiple bit scanning, i.e. by decoding groups of successive multiplier bits in order to select an appropriate precalculated multiple of the multiplicand as a partial product
- G06F7/5336—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even by using multiple bit scanning, i.e. by decoding groups of successive multiplier bits in order to select an appropriate precalculated multiple of the multiplicand as a partial product overlapped, i.e. with successive bitgroups sharing one or more bits being recoded into signed digit representation, e.g. using the Modified Booth Algorithm
- G06F7/5338—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even by using multiple bit scanning, i.e. by decoding groups of successive multiplier bits in order to select an appropriate precalculated multiple of the multiplicand as a partial product overlapped, i.e. with successive bitgroups sharing one or more bits being recoded into signed digit representation, e.g. using the Modified Booth Algorithm each bitgroup having two new bits, e.g. 2nd order MBA
Description
［発明の目的］
（産業上の利用分野）
本発明は、デジタル信号処理の分野で用いられ
る並列乗算器に係り、特に２の補数表現されたデ
ータをオペランドとするブース（Booth）の二次
のアルゴリズムに基いて構成される並列乗算器に
使用される乗数デコーダに関する。 （従来の技術） 二進数の並列演算を高速に実現するための種々
の方式が「日経エレクトロニクス」1978年５月29
日号P.76〜89などを示されており、その１つとし
て変形二次のブース（Buuth）のアルゴリズムが
知られている。このアルゴリズムは、２の補数表
現されたデータＸ、Ｙを Ｘ＝−2m-1・xn＋2m-2・xn-1＋……＋
20・x1（ｍビツトデータ） Ｙ＝−2n-1・yo＋2n-2・yo-1＋……＋20・y1（ｎビツ
トデータ、ｎは偶数、yoは符号ビツト） としたとき、次式のように変形して乗算を行なう
ものである。 Ｘ・Ｙ＝Ｘ・（−2n-1・yo＋2n-2・yo
-1＋…＋20・y1） ＝Ｘ・o/2-1 〓i=0 （y2i＋y2i+1＋2y2i+2）・22i ＝o/2-1 〓i=0 Ｘ・pi・22i ……(1) ここで、y0△＝０、pi△＝y2i＋y2i+1−2y2i+2、ｉ＝
０、１、……n/2−１であり、ｉの大きい方が最
大重みビツトMSB側である。この場合、piは乗
数データＹの連続する３ビツトをデコードする乗
数デコーダによりデコードすることにより得ら
れ、その値は０、±１、±２のいずれかである。ま
た、部分積pi・Ｘは上記piに基いて被乗数データ
Ｘの極性反転、シフトなど単純な処理で生成で
き、その値は０、±Ｘ、±2Xのいずれかである。
また、部分積の個数は1/2ｎであり、この各部分
積を２ビツトづつシフトすることによつて22iの
重み付けで加算する部分積加算回路はn/2個で済
む。したがつて、上記アルゴリズムは他の並列演
算アルゴリズムに比べてハードウエア規模が小さ
いという利点があり、８×８ビツトあるいはそれ
以上の大規模な並列乗算器を１チツプの集積回路
で実現する場合に適している。 ここで、二次のBoothのアルゴリズムによる乗
算器の構成について概略的に説明しておく。第１
３図に示す乗算器において、１は乗数データＹ
（＝yo、yo-1、……y1）入力に基いて前記piを生成
する乗数デコーダ（pi生成回路）、２は上記piおよ
び被乗数データＸが入力し、部分積pi・Ｘをそれ
ぞれ生成すると共にその加算（o/2-1 〓i=0 pi・Ｘ・22i）
を行なうことによつてＸ・Ｙ出力を得る部分積生
成回路および部分積加算回路である。 第１４図は、上記pi生成回路１の一部（データ
Ｙのうちの３個連続するビツトの１組分に対応す
る）１１Ａと前記部分積（pi・Ｘ）生成回路の一
部（pi・Ｘのうちの１ビツト分に対応する）２１
Ａとを取り出して一例を示している。上記pi生成
回路１１Ａにおいて、１２は排他的オア回路、１
３および１４は３入力アンド回路、１５は２入力
オア回路であり、これらは第１表に示すような真
理値表にしたがつて動作するように図示の如く接
続されている。また、上記pi・生成回路２１Ａに
おいて、４１および４２は２入力アンド回路、４
３は２入力オア回路、４４は排他的オア回路であ
り、xjおよびxj-1はＸデータ入力のうちのｊビツ
ト目および（ｊ−１）ビツト目のビツトデータで
あり、これらは前記第１表に示すような真理値表
にしたがつて動作するように図示の如く接続され
ている。この場合、pi生成回路１１Ａの出力信号
Ａ、Ｂはxjまたはxj-1の選択あるいは非選択を制
御するものであり、前記出力信号Ｃは上記信号
Ａ、Ｂにより決定された出力の符号を決定して部
分積Pi・Ｘのｊビツト目として出力させると共に
この部分積出力が１補数である場合に２の補数化
を行なうためのものである。即ち信号Ｃは、xjま
たはj-1または０をそのままpi°Ｘのｊビツト目出
力（pi・Ｘ）jとして出力する（これによりpi・Ｘ
または2Xまたは０となる）か、上記xjまたはxj-1
または０を反転させて出力する（これによりpi・
ＸはＸの１の補数（−Ｘ）または2Xの１の補数
（−2X）または０の１の補数になる）かを制御す
ると共にキヤリ出力CAとなる。このキヤリ出力
CAは、上記pi・Ｘが入力する部分積加算回路の
最下位ビツト段のキヤリ入力となり、pi・Ｘ≦０
のときCA＝“１”となつてpi・Ｘの２の補数化を
行なうことになる。
る並列乗算器に係り、特に２の補数表現されたデ
ータをオペランドとするブース（Booth）の二次
のアルゴリズムに基いて構成される並列乗算器に
使用される乗数デコーダに関する。 （従来の技術） 二進数の並列演算を高速に実現するための種々
の方式が「日経エレクトロニクス」1978年５月29
日号P.76〜89などを示されており、その１つとし
て変形二次のブース（Buuth）のアルゴリズムが
知られている。このアルゴリズムは、２の補数表
現されたデータＸ、Ｙを Ｘ＝−2m-1・xn＋2m-2・xn-1＋……＋
20・x1（ｍビツトデータ） Ｙ＝−2n-1・yo＋2n-2・yo-1＋……＋20・y1（ｎビツ
トデータ、ｎは偶数、yoは符号ビツト） としたとき、次式のように変形して乗算を行なう
ものである。 Ｘ・Ｙ＝Ｘ・（−2n-1・yo＋2n-2・yo
-1＋…＋20・y1） ＝Ｘ・o/2-1 〓i=0 （y2i＋y2i+1＋2y2i+2）・22i ＝o/2-1 〓i=0 Ｘ・pi・22i ……(1) ここで、y0△＝０、pi△＝y2i＋y2i+1−2y2i+2、ｉ＝
０、１、……n/2−１であり、ｉの大きい方が最
大重みビツトMSB側である。この場合、piは乗
数データＹの連続する３ビツトをデコードする乗
数デコーダによりデコードすることにより得ら
れ、その値は０、±１、±２のいずれかである。ま
た、部分積pi・Ｘは上記piに基いて被乗数データ
Ｘの極性反転、シフトなど単純な処理で生成で
き、その値は０、±Ｘ、±2Xのいずれかである。
また、部分積の個数は1/2ｎであり、この各部分
積を２ビツトづつシフトすることによつて22iの
重み付けで加算する部分積加算回路はn/2個で済
む。したがつて、上記アルゴリズムは他の並列演
算アルゴリズムに比べてハードウエア規模が小さ
いという利点があり、８×８ビツトあるいはそれ
以上の大規模な並列乗算器を１チツプの集積回路
で実現する場合に適している。 ここで、二次のBoothのアルゴリズムによる乗
算器の構成について概略的に説明しておく。第１
３図に示す乗算器において、１は乗数データＹ
（＝yo、yo-1、……y1）入力に基いて前記piを生成
する乗数デコーダ（pi生成回路）、２は上記piおよ
び被乗数データＸが入力し、部分積pi・Ｘをそれ
ぞれ生成すると共にその加算（o/2-1 〓i=0 pi・Ｘ・22i）
を行なうことによつてＸ・Ｙ出力を得る部分積生
成回路および部分積加算回路である。 第１４図は、上記pi生成回路１の一部（データ
Ｙのうちの３個連続するビツトの１組分に対応す
る）１１Ａと前記部分積（pi・Ｘ）生成回路の一
部（pi・Ｘのうちの１ビツト分に対応する）２１
Ａとを取り出して一例を示している。上記pi生成
回路１１Ａにおいて、１２は排他的オア回路、１
３および１４は３入力アンド回路、１５は２入力
オア回路であり、これらは第１表に示すような真
理値表にしたがつて動作するように図示の如く接
続されている。また、上記pi・生成回路２１Ａに
おいて、４１および４２は２入力アンド回路、４
３は２入力オア回路、４４は排他的オア回路であ
り、xjおよびxj-1はＸデータ入力のうちのｊビツ
ト目および（ｊ−１）ビツト目のビツトデータで
あり、これらは前記第１表に示すような真理値表
にしたがつて動作するように図示の如く接続され
ている。この場合、pi生成回路１１Ａの出力信号
Ａ、Ｂはxjまたはxj-1の選択あるいは非選択を制
御するものであり、前記出力信号Ｃは上記信号
Ａ、Ｂにより決定された出力の符号を決定して部
分積Pi・Ｘのｊビツト目として出力させると共に
この部分積出力が１補数である場合に２の補数化
を行なうためのものである。即ち信号Ｃは、xjま
たはj-1または０をそのままpi°Ｘのｊビツト目出
力（pi・Ｘ）jとして出力する（これによりpi・Ｘ
または2Xまたは０となる）か、上記xjまたはxj-1
または０を反転させて出力する（これによりpi・
ＸはＸの１の補数（−Ｘ）または2Xの１の補数
（−2X）または０の１の補数になる）かを制御す
ると共にキヤリ出力CAとなる。このキヤリ出力
CAは、上記pi・Ｘが入力する部分積加算回路の
最下位ビツト段のキヤリ入力となり、pi・Ｘ≦０
のときCA＝“１”となつてpi・Ｘの２の補数化を
行なうことになる。
【表】
第１５図は、第１４図の回路の変形例を示して
おり、Pi生成回路１１Ｂにおいて出力信号C′を得
るために２入力ノア回路１６および２入力アンド
回路１７を付加したものであり、第２表に示すよ
うな真理値表にしたがつて動作するように接続さ
れている。この場合、前記第１４図の回路１１Ａ
では０の１の補数を２の補数化するためにもＣ＝
“１”を生成しているが、上記第１５図の回路１
１Ｂではそうではない点が異なる。
おり、Pi生成回路１１Ｂにおいて出力信号C′を得
るために２入力ノア回路１６および２入力アンド
回路１７を付加したものであり、第２表に示すよ
うな真理値表にしたがつて動作するように接続さ
れている。この場合、前記第１４図の回路１１Ａ
では０の１の補数を２の補数化するためにもＣ＝
“１”を生成しているが、上記第１５図の回路１
１Ｂではそうではない点が異なる。
【表】
さらに、第１６図に示すpi生成回路１１Ｃ、
Pi・Ｘ生成回路２１Ｃおよび第１７図に示すpi生
成回路２１Ｄは、それぞれ第１４図の回路の他の
例を示しており、それぞれ第３表および第４表に
示すような真理値表にしたがつて動作するように
論理構成されている。この場合、pi＜０のときに
CA＝“１”になつてpi・Ｘの２の補数化を行な
う。なお、上記第１６図のpi生成回路１１Ｃの
φd、φe、φf、φg出力は、pi・Ｘ生成回路２１Ｃに
おいてＸまたは−Ｘまたは2Xまたは−2Xの択一
的選択または非選択を制御して部分積出力を決定
するためのものであり、CA出力は部分積出力が
Ｘの１の補数（−Ｘ）あるいは2Xの１の補数
（−2X）になる場合に２の補数化を行なうための
ものである。また、前記第１７図のpi生成回路１
１Ｄのφd、φe、φf、φg、φh出力は、pi・Ｘ生成回
路２１ＤにおいてＸまたは−Ｘまたは2Xまたは
−2Xまたは固定レベル“０”を択一的に選択し
て部分積出力として出力させるためのものであ
り、CA出力はpi・Ｘが−Ｘまたは−2Xになる場
合に２の補数化を行なうためのものである。な
お、上記pi生成回路１１Ｃ，１１Ｄにおいて、１
８〜２０は２入力オア回路、２２〜２４は２入力
アンド回路、２５〜２７は３入力アンド回路であ
る。また、前記部分積生成回路２１Ｅ，２１Ｄに
おいて、４５〜４８は２入力アンド回路、４９は
４入力オア回路、５０〜５４はクロツクドインバ
ータ回路、５５はインバータ回路である。
Pi・Ｘ生成回路２１Ｃおよび第１７図に示すpi生
成回路２１Ｄは、それぞれ第１４図の回路の他の
例を示しており、それぞれ第３表および第４表に
示すような真理値表にしたがつて動作するように
論理構成されている。この場合、pi＜０のときに
CA＝“１”になつてpi・Ｘの２の補数化を行な
う。なお、上記第１６図のpi生成回路１１Ｃの
φd、φe、φf、φg出力は、pi・Ｘ生成回路２１Ｃに
おいてＸまたは−Ｘまたは2Xまたは−2Xの択一
的選択または非選択を制御して部分積出力を決定
するためのものであり、CA出力は部分積出力が
Ｘの１の補数（−Ｘ）あるいは2Xの１の補数
（−2X）になる場合に２の補数化を行なうための
ものである。また、前記第１７図のpi生成回路１
１Ｄのφd、φe、φf、φg、φh出力は、pi・Ｘ生成回
路２１ＤにおいてＸまたは−Ｘまたは2Xまたは
−2Xまたは固定レベル“０”を択一的に選択し
て部分積出力として出力させるためのものであ
り、CA出力はpi・Ｘが−Ｘまたは−2Xになる場
合に２の補数化を行なうためのものである。な
お、上記pi生成回路１１Ｃ，１１Ｄにおいて、１
８〜２０は２入力オア回路、２２〜２４は２入力
アンド回路、２５〜２７は３入力アンド回路であ
る。また、前記部分積生成回路２１Ｅ，２１Ｄに
おいて、４５〜４８は２入力アンド回路、４９は
４入力オア回路、５０〜５４はクロツクドインバ
ータ回路、５５はインバータ回路である。
【表】
【表】
【表】
ところで、Ｘ・Ｙなる乗算結果あるいは−Ｘ・
Ｙなる乗算結果に対して２の補数表現の別のデー
タＺの加算（±Ｘ・Ｙ＋Ｚ）あるいは減算（±
X.Y−Ｚ）を行なわせたい場合、上記二次の
Boothのアルゴリズムを用いた乗算器と加減算器
とを使用して積和回路を実現しようとすると、加
減算器の加数入力と被加数入力との関係あるいは
減数入力と被減数入力との関係がハードウエア上
で固定されていることから、通常は第１８図ある
いは第１９図に示すように２の補数回路３を用い
る必要がある。即ち、第１８図の積和回路におい
ては、乗算器１０のＸ・Ｙ出力またはこれを２の
補数回路３により変換して得た−Ｘ・Ｙ出力を、
制御信号またはOPにより制御されるスイツチ
回路４または５により切換選択して加減算器６の
被加数入力（被減数入力）とし、この加減算器６
の加減算入力としてＺ入力を導き、加減算制御信
号により加算動作または減算動作を行なわせるこ
とによつて、４種の積和計算（±Ｘ・Ｙ±Ｚ）を
選択的に行なわせるものである。また、第１９図
の積和回路においては、Ｚ入力またはこれを２の
補数回路３により変換して得た−Ｚ出力を、制御
信号またはOPにより制御されるスイツチ回路
４または５により切換選択して加減算器６の被加
数入力（被減数入力）とし、乗算器１０のＸ・Ｙ
出力を上記加減算器６の加減数入力として導き、
加減算制御信号により加算動作または減算動作を
行なわせることによつて、前記４種の積和計算を
選択的に行なわせるものである。 しかし、上記したように４種の積和計算を選択
的に行なわせるのに２の補数回路３を必要とする
ことは、ハードウエア規模が増大するので好まし
くなく、しかもそれによる処理時間分だけ演算時
間が多くかかるという問題がある。特に、高速演
算のために並列演算を行なうためには、２の補数
回路３も並列形になるので、そのキヤリ信号の伝
搬時間分だけ高速性が妨げられることになり、こ
のキヤリ信号の伝搬時間を短かくするためにキヤ
リ先見回路を使用すると、ハードウエア規模が大
幅に増加することになる。 また、上記したような問題はＸ、Ｙ入力につい
て−Ｘ・Ｙなる負の積計算を行なうために、二次
のBoothのアルゴリズムによる乗算器とそれによ
る乗算出力Ｘ・Ｙを入力とする２の補数回路とを
用いて構成した場合にも同様に生じる。 （発明が解決しようとする問題点） 本発明は上記したようなＸ、Ｙ入力について−
Ｘ・Ｙなる負の積計算を行なうために２の補数回
路を用いることに伴う問題を解決するためになさ
れたもので、２の補数回路を用いることなく、二
次のBoothのアルゴリズムによる乗算器における
乗数デコーダに若干の回路変更を行なうだけでハ
ードウエア規模が殆んど増大することなく負の積
計算を行なうことが可能な並列乗算器を提供する
ことを目的とする。 ［発明の構成］ （問題点を解決するための手段） 本発明の並列乗算器は、二次のBoothのアルゴ
リズムによる並列乗算器に対して、乗数データを
デコードするための乗数デコーダを、Ｙ入力から
piΔ ＝ 2i＋y2i+1 −２y2i+2 （ｉ＝０、１、……ｎ／２− １とし、y0Δ ＝ ０とする）を生成するように変更し
てなることを特徴とするものである。 （作用） これによつて、部分積生成回路により被乗数入
力Ｘと上記iとの部分積i・Ｘが生成され、部分
積加算回路により上記iが22iの重み付けで加算さ
れることによつて−Ｘ・Ｙ＝o/2-1 〓i=0 i ・X.22iなる負
の乗算出力が得られるようになる。 実施例 以下、図面を参照して本発明の一実施例を詳細
に説明する。第１図に示す乗算器は、二次の
Boothのアルゴリズムによる乗算器の一部（乗数
デコーダ）を変更したものであり、１′は乗数デ
ータＹ＝（yo、yo-1、……、y1）について後述す
るようにデコーダを行なつてiを生成するi生成
回路、２は上記iおよび被乗数データＸ（＝xn、
xn-1、……、x1）が入力し、部分積（i・Ｘ）を
それぞれ生成すると共に各部分積の加算を行なう
ための部分積生成回路および部分積加算回路であ
る。 上記構成は次に述べる原理に基いている。即
ち、前述した二次のBoothのアルゴリズム Ｘ・Ｙ＝o/2-1 〓i=0 pi・Ｘ・22i ここで、piΔ ＝ y2i＋y2i-1−2y2i+2 （ｉ＝０、１、……n/2−１） ypΔ ＝ ０ において、 piΔ ＝ 2i＋2i+1−２2i+2 と定義すると、 −pi＝i（ｉ＝０、１、……、n/2−１） が成り立ち、 −Ｘ・Ｙ＝o/2-1 〓i=1 i ・Ｘ・22i ……(2) が成り立つ。 したがつて、上式(2)から明らかなように、第１
図のpi生成回路１′によりiを生成し、部分積生成
回路および部分積加算回路２により部分積i・Ｘ
を生成すると共にその加算（o/2-1 〓i=0 i ・Ｘ・22i）を
行なうことによつて−Ｘ・Ｙなる負の積出力が得
られる。 次に、上記i生成回路１′の種々の実施例につ
いて順に説明する。第２図ａに示すi生成回路３
１は、従来のpi生成回路１１の各入力y2i、y2i+1、
y2i+2をそれぞれインバータ回路３２，３３，３４
により反転させて入力させるようにしたものであ
る。この場合、ｉ＝０に相当する。p生成回路３
１pは２図ｂに示すようにp入力が“１”に固定
される。したがつて、上記pi生成回路１１の構成
要素として前述した第１４図の回路１１Ａを用い
た場合におけるi生成動作およびi・Ｘ生成回路
として第１４図の回路２１Ａを用いた場合のi・
Ｘ生成動作は第５表に示すような真理値表にした
がうようになり、所望の部分積i・Ｘが得られる
ことが分る。また、上記pi生成回路１１の構成要
素として前述した第１６図または第１７図の回路
１１Ｃ，１１Ｄを用いた場合におけるi生成動作
およびi・Ｘ生成回路（第１６図のpi・Ｘ生成回
路２１Ｃまたは第１７図のpi・Ｘ生成回路２１Ｄ
と同じ構成である）のi・Ｘ出力は第６表または
第７表に示すような真理値表にしたがうようにな
る。
Ｙなる乗算結果に対して２の補数表現の別のデー
タＺの加算（±Ｘ・Ｙ＋Ｚ）あるいは減算（±
X.Y−Ｚ）を行なわせたい場合、上記二次の
Boothのアルゴリズムを用いた乗算器と加減算器
とを使用して積和回路を実現しようとすると、加
減算器の加数入力と被加数入力との関係あるいは
減数入力と被減数入力との関係がハードウエア上
で固定されていることから、通常は第１８図ある
いは第１９図に示すように２の補数回路３を用い
る必要がある。即ち、第１８図の積和回路におい
ては、乗算器１０のＸ・Ｙ出力またはこれを２の
補数回路３により変換して得た−Ｘ・Ｙ出力を、
制御信号またはOPにより制御されるスイツチ
回路４または５により切換選択して加減算器６の
被加数入力（被減数入力）とし、この加減算器６
の加減算入力としてＺ入力を導き、加減算制御信
号により加算動作または減算動作を行なわせるこ
とによつて、４種の積和計算（±Ｘ・Ｙ±Ｚ）を
選択的に行なわせるものである。また、第１９図
の積和回路においては、Ｚ入力またはこれを２の
補数回路３により変換して得た−Ｚ出力を、制御
信号またはOPにより制御されるスイツチ回路
４または５により切換選択して加減算器６の被加
数入力（被減数入力）とし、乗算器１０のＸ・Ｙ
出力を上記加減算器６の加減数入力として導き、
加減算制御信号により加算動作または減算動作を
行なわせることによつて、前記４種の積和計算を
選択的に行なわせるものである。 しかし、上記したように４種の積和計算を選択
的に行なわせるのに２の補数回路３を必要とする
ことは、ハードウエア規模が増大するので好まし
くなく、しかもそれによる処理時間分だけ演算時
間が多くかかるという問題がある。特に、高速演
算のために並列演算を行なうためには、２の補数
回路３も並列形になるので、そのキヤリ信号の伝
搬時間分だけ高速性が妨げられることになり、こ
のキヤリ信号の伝搬時間を短かくするためにキヤ
リ先見回路を使用すると、ハードウエア規模が大
幅に増加することになる。 また、上記したような問題はＸ、Ｙ入力につい
て−Ｘ・Ｙなる負の積計算を行なうために、二次
のBoothのアルゴリズムによる乗算器とそれによ
る乗算出力Ｘ・Ｙを入力とする２の補数回路とを
用いて構成した場合にも同様に生じる。 （発明が解決しようとする問題点） 本発明は上記したようなＸ、Ｙ入力について−
Ｘ・Ｙなる負の積計算を行なうために２の補数回
路を用いることに伴う問題を解決するためになさ
れたもので、２の補数回路を用いることなく、二
次のBoothのアルゴリズムによる乗算器における
乗数デコーダに若干の回路変更を行なうだけでハ
ードウエア規模が殆んど増大することなく負の積
計算を行なうことが可能な並列乗算器を提供する
ことを目的とする。 ［発明の構成］ （問題点を解決するための手段） 本発明の並列乗算器は、二次のBoothのアルゴ
リズムによる並列乗算器に対して、乗数データを
デコードするための乗数デコーダを、Ｙ入力から
piΔ ＝ 2i＋y2i+1 −２y2i+2 （ｉ＝０、１、……ｎ／２− １とし、y0Δ ＝ ０とする）を生成するように変更し
てなることを特徴とするものである。 （作用） これによつて、部分積生成回路により被乗数入
力Ｘと上記iとの部分積i・Ｘが生成され、部分
積加算回路により上記iが22iの重み付けで加算さ
れることによつて−Ｘ・Ｙ＝o/2-1 〓i=0 i ・X.22iなる負
の乗算出力が得られるようになる。 実施例 以下、図面を参照して本発明の一実施例を詳細
に説明する。第１図に示す乗算器は、二次の
Boothのアルゴリズムによる乗算器の一部（乗数
デコーダ）を変更したものであり、１′は乗数デ
ータＹ＝（yo、yo-1、……、y1）について後述す
るようにデコーダを行なつてiを生成するi生成
回路、２は上記iおよび被乗数データＸ（＝xn、
xn-1、……、x1）が入力し、部分積（i・Ｘ）を
それぞれ生成すると共に各部分積の加算を行なう
ための部分積生成回路および部分積加算回路であ
る。 上記構成は次に述べる原理に基いている。即
ち、前述した二次のBoothのアルゴリズム Ｘ・Ｙ＝o/2-1 〓i=0 pi・Ｘ・22i ここで、piΔ ＝ y2i＋y2i-1−2y2i+2 （ｉ＝０、１、……n/2−１） ypΔ ＝ ０ において、 piΔ ＝ 2i＋2i+1−２2i+2 と定義すると、 −pi＝i（ｉ＝０、１、……、n/2−１） が成り立ち、 −Ｘ・Ｙ＝o/2-1 〓i=1 i ・Ｘ・22i ……(2) が成り立つ。 したがつて、上式(2)から明らかなように、第１
図のpi生成回路１′によりiを生成し、部分積生成
回路および部分積加算回路２により部分積i・Ｘ
を生成すると共にその加算（o/2-1 〓i=0 i ・Ｘ・22i）を
行なうことによつて−Ｘ・Ｙなる負の積出力が得
られる。 次に、上記i生成回路１′の種々の実施例につ
いて順に説明する。第２図ａに示すi生成回路３
１は、従来のpi生成回路１１の各入力y2i、y2i+1、
y2i+2をそれぞれインバータ回路３２，３３，３４
により反転させて入力させるようにしたものであ
る。この場合、ｉ＝０に相当する。p生成回路３
１pは２図ｂに示すようにp入力が“１”に固定
される。したがつて、上記pi生成回路１１の構成
要素として前述した第１４図の回路１１Ａを用い
た場合におけるi生成動作およびi・Ｘ生成回路
として第１４図の回路２１Ａを用いた場合のi・
Ｘ生成動作は第５表に示すような真理値表にした
がうようになり、所望の部分積i・Ｘが得られる
ことが分る。また、上記pi生成回路１１の構成要
素として前述した第１６図または第１７図の回路
１１Ｃ，１１Ｄを用いた場合におけるi生成動作
およびi・Ｘ生成回路（第１６図のpi・Ｘ生成回
路２１Ｃまたは第１７図のpi・Ｘ生成回路２１Ｄ
と同じ構成である）のi・Ｘ出力は第６表または
第７表に示すような真理値表にしたがうようにな
る。
【表】
【表】
【表】
上述したi生成回路それぞれはＹ入力を操作し
たものであるが、Ｙ入力を操作することなく従来
のpi生成回路自身の内部回路自身を変更すること
によつてもi生成回路を実現可能である。即ち、
第３図に示すi生成回路３１Ａは、前述した第１
４図のpi生成回路１１Ａにおいてy2i+2入力がpi出
力の符号（出力信号Ｃ）を決定することに着目
し、y2i+2入力をインバータ回路３５により反転し
て出力信号を生成するように変更したものであ
る。また、i・Ｘ生成回路２１Ａは従来例のpi・
Ｘ生成回路２１Ａと同じ構成のものを用いるが、
従来例とは入力信号が異なつていることによつ
てi・Ｘを生成するように動作する。したがつ
て、第３図の回路におけるi生成およびi・Ｘ生
成動作は前記第５表に示した真理値表にしたがう
ようになる。 また、第４図に示すi生成回路３１Ｂは前記第
３図に示したi生成回路３１Ａにおけるインバー
タ回路３５に代えて、y2iおよびy2i+1が入力する
２入力オア回路３６と、このオア回路３６の出力
が入力すると共にy2i+2が禁止入力となる２入力ア
ンド回路３７とを用いたものである。この場合、
pi生成動作および前記第１５図のpi・Ｘ生成回路
２１Ａと同じ構成のi・Ｘ生成回路２１Ａを用い
たときのi・Ｘ出力は第８表に示すような真理値
表にしたがうようになり、i・ＸがＸの１の補
数、2Xの１の補数になる場合に前記第１５図に
示したi生成回路３１Ｂの出力信号C′（第２表参
照）とは異なる出力信号C″が得られることによ
つて所要のi・Ｘが得られるようになる。
たものであるが、Ｙ入力を操作することなく従来
のpi生成回路自身の内部回路自身を変更すること
によつてもi生成回路を実現可能である。即ち、
第３図に示すi生成回路３１Ａは、前述した第１
４図のpi生成回路１１Ａにおいてy2i+2入力がpi出
力の符号（出力信号Ｃ）を決定することに着目
し、y2i+2入力をインバータ回路３５により反転し
て出力信号を生成するように変更したものであ
る。また、i・Ｘ生成回路２１Ａは従来例のpi・
Ｘ生成回路２１Ａと同じ構成のものを用いるが、
従来例とは入力信号が異なつていることによつ
てi・Ｘを生成するように動作する。したがつ
て、第３図の回路におけるi生成およびi・Ｘ生
成動作は前記第５表に示した真理値表にしたがう
ようになる。 また、第４図に示すi生成回路３１Ｂは前記第
３図に示したi生成回路３１Ａにおけるインバー
タ回路３５に代えて、y2iおよびy2i+1が入力する
２入力オア回路３６と、このオア回路３６の出力
が入力すると共にy2i+2が禁止入力となる２入力ア
ンド回路３７とを用いたものである。この場合、
pi生成動作および前記第１５図のpi・Ｘ生成回路
２１Ａと同じ構成のi・Ｘ生成回路２１Ａを用い
たときのi・Ｘ出力は第８表に示すような真理値
表にしたがうようになり、i・ＸがＸの１の補
数、2Xの１の補数になる場合に前記第１５図に
示したi生成回路３１Ｂの出力信号C′（第２表参
照）とは異なる出力信号C″が得られることによ
つて所要のi・Ｘが得られるようになる。
【表】
上述したように本発明の並列乗算器によれば、
二次のBoothのアルゴリズムによる並列乗算器に
おける乗数デコーダに対する若干の回路変更を行
なうだけで被乗数データＸと乗数データＹとの負
の乗数出力（−Ｘ・Ｙ）が得られるようになる。
したがつて、従来の乗算器の出力を２の補数回路
に入力させる構成に比べて、上記２の補数回路を
必要とすることに伴なうハードウエアな増加とか
キヤリ伝搬に起因する高速動作の妨げなどの問題
が生じなくなる。しかも、上記乗数デコーダにお
ける回路変更に伴なう追加回路は前記各実施例で
示したように非常に少なく、この追加回路による
動作の遅れ最大でも僅か数ゲート分であり、前記
２の補数回路のキヤリ伝搬に起因する動作の遅れ
に比べて優位性が大きい。 さらに、本発明によれば、制御信号に応じて正
の乗算出力（Ｘ・Ｙ）または負の乗算出力（−
Ｘ・Ｙ）を選択的に得るように回路変更すること
が容易であり、この場合にも上記したように追加
回路数が少なく、動作遅れが少ないという利点が
ある。しかも、さらに加減算回路を組み合わせる
ことによつて、別の入力Ｚとの間で４種の計算
（±Ｘ・Ｙ±Ｚ）を選択的に行なわせることが容
易になり、デジタル信号処理上の柔軟性を増すこ
とが可能になる利点もある。
二次のBoothのアルゴリズムによる並列乗算器に
おける乗数デコーダに対する若干の回路変更を行
なうだけで被乗数データＸと乗数データＹとの負
の乗数出力（−Ｘ・Ｙ）が得られるようになる。
したがつて、従来の乗算器の出力を２の補数回路
に入力させる構成に比べて、上記２の補数回路を
必要とすることに伴なうハードウエアな増加とか
キヤリ伝搬に起因する高速動作の妨げなどの問題
が生じなくなる。しかも、上記乗数デコーダにお
ける回路変更に伴なう追加回路は前記各実施例で
示したように非常に少なく、この追加回路による
動作の遅れ最大でも僅か数ゲート分であり、前記
２の補数回路のキヤリ伝搬に起因する動作の遅れ
に比べて優位性が大きい。 さらに、本発明によれば、制御信号に応じて正
の乗算出力（Ｘ・Ｙ）または負の乗算出力（−
Ｘ・Ｙ）を選択的に得るように回路変更すること
が容易であり、この場合にも上記したように追加
回路数が少なく、動作遅れが少ないという利点が
ある。しかも、さらに加減算回路を組み合わせる
ことによつて、別の入力Ｚとの間で４種の計算
（±Ｘ・Ｙ±Ｚ）を選択的に行なわせることが容
易になり、デジタル信号処理上の柔軟性を増すこ
とが可能になる利点もある。
第１図は本発明の並列乗算器を示すブロツク
図、第２図ａは第１図中のi生成回路の一例を示
す回路図、第２図ｂは同図ａのi生成回路におけ
るｉ＝０に相当するp生成回路を示す回路図、第
３図乃至第６図はそれぞれ第１図中のi生成回路
の他の例を示す回路図、第７図は本発明の一応用
例に係る正負切換型乗算器を示すブロツク図、第
８図ａは第７図中のpiまたはi生成回路の一例を
示す回路図、第８図ｂは同図ａの回路におけるｉ
＝０に相当するppまたはp生成回路を示す回路
図、第９図乃至第１１図はそれぞれ第７図中のpi
またはi生成回路の他の例を示す回路図、第１２
図は本発明の他の応用例に係る積和回路を示すブ
ロツク図、第１３図は従来の二次のBoothのアル
ゴリムによる並列乗算器を示すブロツク図、第１
４図乃至第１７図はそれぞれ第１３図中のpi生成
回路の相異なる例を示す回路図、第１８図および
第１９図はそれぞれ従来の積和回路を示すブロツ
ク図である。 １′……i生成回路、２……部分積生成回路お
よび部分積加算回路、６……加減算器、７……正
負切換型乗算器、１１……Pi生成回路の一部、２
１Ａ，２１Ｂ，２１Ｃ，２１Ｄ……部分積生成回
路の一部、３１，３１０，３１Ａ，３１Ｂ，３１
Ｃ，３１Ｄ……i生成回路の一部、７０……piま
たはi生成回路、７１，７１０……piまたはi生
成回回の一部。
図、第２図ａは第１図中のi生成回路の一例を示
す回路図、第２図ｂは同図ａのi生成回路におけ
るｉ＝０に相当するp生成回路を示す回路図、第
３図乃至第６図はそれぞれ第１図中のi生成回路
の他の例を示す回路図、第７図は本発明の一応用
例に係る正負切換型乗算器を示すブロツク図、第
８図ａは第７図中のpiまたはi生成回路の一例を
示す回路図、第８図ｂは同図ａの回路におけるｉ
＝０に相当するppまたはp生成回路を示す回路
図、第９図乃至第１１図はそれぞれ第７図中のpi
またはi生成回路の他の例を示す回路図、第１２
図は本発明の他の応用例に係る積和回路を示すブ
ロツク図、第１３図は従来の二次のBoothのアル
ゴリムによる並列乗算器を示すブロツク図、第１
４図乃至第１７図はそれぞれ第１３図中のpi生成
回路の相異なる例を示す回路図、第１８図および
第１９図はそれぞれ従来の積和回路を示すブロツ
ク図である。 １′……i生成回路、２……部分積生成回路お
よび部分積加算回路、６……加減算器、７……正
負切換型乗算器、１１……Pi生成回路の一部、２
１Ａ，２１Ｂ，２１Ｃ，２１Ｄ……部分積生成回
路の一部、３１，３１０，３１Ａ，３１Ｂ，３１
Ｃ，３１Ｄ……i生成回路の一部、７０……piま
たはi生成回路、７１，７１０……piまたはi生
成回回の一部。
Claims (1)
- 【特許請求の範囲】 １ それぞれ２の補数表現の被乗数データＸ入力
および乗数データＹ（△＝yo，yo-1，……，y1で表
わされる偶数ビツトのデータ、yoは符号ビツト）
入力のうち、Ｙ入力からi△＝2i＋2i+1−２2i+
2
（ｉ＝０，１，……n/2−１とし、y0△＝０とする）
を生成するｐi生成回路と、このi生成回路のi出
力と前記Ｘ入力との部分積iＸを生成する部分積
生成回路と、この部分積生成回路のi・Ｘ出力を
22iの重み付けで加算することによつて負の乗算
出力（−Ｘ・Ｙ＝o/2-1 〓i=0 pi ・Ｘ・22i）を生成する部
分積加算回路とを具備することを特徴とする並列
乗算器。 ２ 前記i生成回路は、Ｙ入力のうちのy2i、
y2i+1、y2i+2（ｉ＝０，１，……n/2−１とし、y0△＝
０とする）が入力した場合にpi△＝y2i+1−2y2i+2を
生成することが可能なpi生成回路に対してＹ入力
を反転させた（＝o、yo-1 、……1）、0＝１
を入力するようにしてなることを特徴とする前記
特許請求の範囲第１項記載の並列乗算器。 ３ 前記i生成回路は、前記部分積生成回路にお
いてＸあるいは2Xの選択または非選択を決定す
るための２種の信号Ａ、Ｂおよびこの信号により
決定された出力の符号を決定して部分積出力とし
て出力させると共にこの部分積出力がＸの１の補
数、2Xの１の補数、０の１の補数のいずれかに
なる場合に２の補数化するための信号を出力す
ることを特徴とする前記特許請求の範囲第１項記
載の並列乗算器。 ４ 前記i生成回路は、前記部分積生成回路にお
いてＸあるいは2Xの選択または非選択を制御す
るための２種の信号Ａ、Ｂおよびこの信号により
決定された出力の符号を決定して部分積出力とし
て出力として出力させると共にこの部分積出力が
X1のの補数、2Xの１の補数になる場合に２の補
数化するための信号C′を出力することを特徴とす
る前記特許請求の範囲第１項記載の並列乗算器。 ５ 前記i生成回路は、前記部分積生成回路にお
いてＸまたは−Ｘまたは2Xまたは−2Xの択一的
選択または非選択を制御して部分積出力を決定す
るための４種の信号φd、φe、φf、φgおよび上記
部分積出力がＸの１の補数あるいは2Xの１の補
数になる場合に２の補数化を行なうための信号
CAを出力することを特徴とする前記特許請求の
範囲第１項記載の並列乗算器。 ６ 前記i生成回路は、前記部分積生成回路にお
いてＸまたは−Ｘまたは2Xまたは−2Xまたは０
を択一的に選択して部分積出力として出力させる
ための５種の信号φd、φe、φf、φg、φhおよび上
記部分積出力がＸの１の補数あるいは2Xの１の
補数になる場合に２の補数化するための信号CA
を出力することを特徴とする前記特許請求の範囲
第１項記載の並列乗算器。 ７ 前記i生成回路に制御信号入力の論理レベル
に応じてiまたi△＝y2i＋y2i+12y2i+2、（ｉ＝０、
１、……n/2−１とし、y0△＝０とする）を生成す
る機能を付加し、負の乗算出力（−Ｘ・Ｙ）また
は正の乗算出力（Ｘ・Ｙ）を選択し得るようにし
てなることを特徴とする前記特許請求の範囲第１
項記載の並列乗算器。 ８ 前記i生成回路におけるpi生成回路のＹ入力
を制御信号入力の論理レベルに応じて反転制御す
る機能を付加してなることを特徴とする前記特許
請求の範囲第２項記載の並列乗算器。 ９ 前記i生成回路における符号決定・２の補数
化用の信号出力を制御信号入力の論理レベルに
応じて反転制御する機能を付加してなることを特
徴とする前記特許請求の範囲第３項記載の並列乗
算器。 １０ 前記p生成回路における２種の信号Ａ、
Ｂによつて部分積出力がＸの１補数あるいは2X
の１の補数になる場合に対応する符号決定・２の
補数化用の信号C′を制御信号入力の論理レベルに
応じて反転制御する機能を付加してなることを特
徴とする前記特許請求の範囲第４項記載の並列乗
算器。 １１ 前記i生成回路における４種の信号のうち
φdとφe、およびφfとφgを制御信号入力の論理レ
ベルに応じて切り換える機能ならびに前記部分積
出力がＸの１の補数あるいは2Xの１の補数にな
る場合に対応する２の補数化用の信号CAを上記
制御信号入力の論理レベルに応じて反転制御する
機能を付加してなることを特徴とする特許請求の
範囲第５項記載の並列乗算器。 １２ 前記i生成回路における５種の信号のうち
φdとφe、およびφfとφgを制御入力の論理レベル
に応じて切り換える機能ならびに前記部分積出力
がＸの１の補数あるいは2Xの１の補数になる場
合に対応する２の補数化用の信号CAを上記制御
信号入力の論理レベルに応じて反転制御する機能
を付加してなることを特徴とする特許請求の範囲
第６項記載の並列乗算器。 １３ 前記iは生成回路に制御信号入力の論理レ
ベルに応じてiまたはpi△＝y2i＋y2i+1−2y2i+2（ｉ
＝
０、１、……、n/2−１とし、y0△＝０とする）を
生成する機能を付加し、さらに乗算出力XYまた
は−Ｘ・Ｙに対して別の２の補数表現されたデー
タＺを加減算制御信号に応じて加算または減算す
るための加減算を備えており、４種の計算（±
Ｘ・Ｙ±Ｚ）を選択的に行ない得るようにしたこ
とを特徴とする前記特許請求の範囲第１項記載の
並列乗算器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61071179A JPS62229439A (ja) | 1986-03-31 | 1986-03-31 | 並列乗算器 |
| US07/028,183 US4813008A (en) | 1986-03-31 | 1987-03-19 | Multiplier circuit suitable for obtaining a negative product of a multiplier and a multiplicand |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61071179A JPS62229439A (ja) | 1986-03-31 | 1986-03-31 | 並列乗算器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62229439A JPS62229439A (ja) | 1987-10-08 |
| JPH0431412B2 true JPH0431412B2 (ja) | 1992-05-26 |
Family
ID=13453171
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61071179A Granted JPS62229439A (ja) | 1986-03-31 | 1986-03-31 | 並列乗算器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4813008A (ja) |
| JP (1) | JPS62229439A (ja) |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5040139A (en) * | 1990-04-16 | 1991-08-13 | Tran Dzung J | Transmission gate multiplexer (TGM) logic circuits and multiplier architectures |
| JP3033212B2 (ja) * | 1991-01-31 | 2000-04-17 | 日本電気株式会社 | 乗算器 |
| US5162666A (en) * | 1991-03-15 | 1992-11-10 | Tran Dzung J | Transmission gate series multiplexer |
| JPH05204609A (ja) * | 1992-01-13 | 1993-08-13 | Nec Corp | 乗算回路 |
| JP2970231B2 (ja) * | 1992-07-02 | 1999-11-02 | 日本電気株式会社 | 並列乗算回路 |
| JP3637073B2 (ja) * | 1993-10-21 | 2005-04-06 | 株式会社東芝 | 倍精度・単精度・内積演算および複素乗算が可能な乗算器 |
| JPH07234778A (ja) * | 1994-02-22 | 1995-09-05 | Texas Instr Japan Ltd | 演算回路 |
| US5734601A (en) * | 1995-01-30 | 1998-03-31 | Cirrus Logic, Inc. | Booth multiplier with low power, high performance input circuitry |
| JP3130797B2 (ja) * | 1996-06-27 | 2001-01-31 | 日本電気アイシーマイコンシステム株式会社 | 積和演算処理方法およびその装置 |
| US6065032A (en) * | 1998-02-19 | 2000-05-16 | Lucent Technologies Inc. | Low power multiplier for CPU and DSP |
| US6157939A (en) * | 1998-06-04 | 2000-12-05 | Integrated Device Technology, Inc. | Methods and apparatus for generating multiplicative inverse product |
| US6301599B1 (en) * | 1999-03-29 | 2001-10-09 | Sony Corporation Of Japan | Multiplier circuit having an optimized booth encoder/selector |
| US7203718B1 (en) * | 1999-10-29 | 2007-04-10 | Pentomics, Inc. | Apparatus and method for angle rotation |
| DE60027149D1 (de) * | 2000-08-01 | 2006-05-18 | St Microelectronics Sa | Aritmetik Einheit |
| JP2002345072A (ja) * | 2001-05-15 | 2002-11-29 | Matsushita Electric Ind Co Ltd | 乗算係数値補完装置、乗算係数値補完方法および乗算係数値補完プログラム |
| US7024445B2 (en) * | 2001-12-20 | 2006-04-04 | Analog Devices, Inc. | Method and apparatus for use in booth-encoded multiplication |
| US6978426B2 (en) * | 2002-04-10 | 2005-12-20 | Broadcom Corporation | Low-error fixed-width modified booth multiplier |
| US7797366B2 (en) * | 2006-02-15 | 2010-09-14 | Qualcomm Incorporated | Power-efficient sign extension for booth multiplication methods and systems |
| KR101073343B1 (ko) * | 2006-02-15 | 2011-10-14 | 콸콤 인코포레이티드 | 개선된 감소 트리 회로를 갖는 부스 곱셈기 |
| US7809783B2 (en) * | 2006-02-15 | 2010-10-05 | Qualcomm Incorporated | Booth multiplier with enhanced reduction tree circuitry |
| US20070239811A1 (en) * | 2006-04-05 | 2007-10-11 | Leo Bredehoft | Multiplication by one from a set of constants using simple circuitry |
| US8782826B2 (en) | 2012-04-16 | 2014-07-22 | Cega Innovations, Llc | System and method for transferring patients |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59202542A (ja) * | 1983-05-02 | 1984-11-16 | Matsushita Electric Ind Co Ltd | デコ−ダ回路 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3153938A (en) * | 1960-05-18 | 1964-10-27 | Nat Res Dev | Continuous infinitely variable transmission |
| US4238833A (en) * | 1979-03-28 | 1980-12-09 | Monolithic Memories, Inc. | High-speed digital bus-organized multiplier/divider system |
| JPS57141753A (en) * | 1981-02-25 | 1982-09-02 | Nec Corp | Multiplication circuit |
| US4575812A (en) * | 1984-05-31 | 1986-03-11 | Motorola, Inc. | X×Y Bit array multiplier/accumulator circuit |
-
1986
- 1986-03-31 JP JP61071179A patent/JPS62229439A/ja active Granted
-
1987
- 1987-03-19 US US07/028,183 patent/US4813008A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59202542A (ja) * | 1983-05-02 | 1984-11-16 | Matsushita Electric Ind Co Ltd | デコ−ダ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62229439A (ja) | 1987-10-08 |
| US4813008A (en) | 1989-03-14 |
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