JP2711487B2 - 固定データ加減算回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、２進ディジタル算術演
算器である固定データ加減算回路に関し、更に詳述すれ
ば、一組の入力データに対して１または複数個の固定デ
ータの加算あるいは減算を行う固定データ加減算回路に
関する。

【０００２】

【従来の技術】マルチプロセッサのプログラムカウンタ
あるいはスタックポインタ等を実現するための回路とし
て、一組の入力データに対して１または複数個の固定デ
ータの加算あるいは減算を行う固定データ加減算回路が
用いられる。この典型的な例として、インクリメンタあ
るいはディクリメンタが挙げられる。

【０００３】インクリメンタとは、入力データにある固
定データを加算するための回路であり、ディクリメンタ
とは、入力データからある固定データを減算するための
回路である。

【０００４】２進ディジタル算術演算においては、ある
入力データＸからのデータＹの減算は、入力データＸに
データＹの２の補数を加算することにより実現される。
データＹの２の補数は、データＹの全てのビットを反転
して１を加算した値に等しい。たとえば、４ビットのデ
ータＹが２進表示で”０１０１”であれば、その２の補
数は”１０１１”であり、また10進数の１、即ち２進表
示で”０００１”の２の補数は”１１１１”である。

【０００５】以下まず、従来の技術による固定データ加
減算回路を図面を参照して説明する。

【０００６】図１は４ビットの１インクリメンタの従来
の構成例を示すブロック図である。

【０００７】図１において、参照符号12はいずれも１ビ
ット演算器であり、最下位ビット側からそれぞれ参照符
号12-0, 12-1, 12-2,12-3が付与されている。

【０００８】各１ビット演算器１はそれぞれ入力Ａ，Ｂ
と、出力Ｓ，COとを有している。４ビットの２進数が下
位ビットから順にA0, A1, A2, A3端子に入力され、A0端
子が１ビット演算器12-0の入力Ａに、A1端子が１ビット
演算器12-1の入力Ａに、A2端子が１ビット演算器12-2の
入力Ａに、A3端子が１ビット演算器12-3の入力Ａにそれ
ぞれ接続されている。また、CI端子は最下位ビットの１
ビット演算器12-0の入力Ｂに接続されており、最上位ビ
ットの１ビット演算器12-3の出力COがCO端子に接続され
ている。

【０００９】各１ビット演算器12間は、最下位の１ビッ
ト演算器12-0の出力COが１ビット演算器12-1の入力Ｂ
に、１ビット演算器12-1の出力COが１ビット演算器12-2
の入力Ｂに、１ビット演算器12-2の出力COが最上位の１
ビット演算器12-3の入力Ｂにそれぞれ接続されている。
そして、各１ビット演算器12-0,12-1, 12-2, 12-3の出
力ＳがそれぞれY0, Y1, Y2, Y3端子に接続されており、
これらのY0, Y1, Y2, Y3端子からの出力が４ビットの２
進数の出力となっている。

【００１０】このような図１に示されている従来の４ビ
ットの１インクリメンタでは、４ビットの２進数が下位
ビット側から順にA0, A1, A2, A3端子に入力され、CI端
子に入力される信号値が”１”である場合は入力データ
に”１”が加算された値が、またCI端子に入力される信
号値が”０”である場合は入力データの値がそのままそ
れぞれ下位ビット側から順位Y0, Y1, Y2, Y3端子へ出力
される。

【００１１】このような動作を実現するために図１中の
各演算器12に要求される機能は図２の真理値表に示され
ている。

【００１２】図２のＡ及びＢが入力であり、Ｓ及びCOが
出力である。各演算器12は１ビット全加算器の３入力の
内の１入力が論理値”０”に固定された場合と同様の機
能を果たしている。

【００１３】図３は４ビットの１ディクリメンタの従来
の構成例を示すブロック図である。

【００１４】図３において、参照符号13はいずれも１ビ
ット演算器であり、最下位ビット側からそれぞれ参照符
号13-0, 13-1, 13-2,13-3が付与されている。

【００１５】各１ビット演算器１はそれぞれ入力Ａ，Ｄ
と、出力Ｓ，COとを有している。４ビットの２進数が下
位ビットから順にA0, A1, A2, A3端子に入力され、A0端
子が１ビット演算器13-0の入力Ａに、A1端子が１ビット
演算器13-1の入力Ａに、A2端子が１ビット演算器13-2の
入力Ａに、A3端子が１ビット演算器13-3の入力Ａにそれ
ぞれ接続されている。また、CI端子は最下位ビットの１
ビット演算器13-0の入力Ｄに接続されており、最上位ビ
ットの１ビット演算器13-3の出力COがCO端子に接続され
ている。

【００１６】各１ビット演算器13間は、最下位の１ビッ
ト演算器13-0の出力COが１ビット演算器13-1の入力Ｄ
に、１ビット演算器13-1の出力COが１ビット演算器13-2
の入力Ｄに、１ビット演算器13-2の出力COが最上位の１
ビット演算器13-3の入力Ｄにそれぞれ接続されている。
そして、各１ビット演算器13-0, 13-1, 13-2, 13-3の出
力ＳがそれぞれY0, Y1, Y2, Y3端子に接続されており、
これらのY0, Y1, Y2, Y3端子からの出力が４ビットの２
進数の出力となっている。

【００１７】このような図３に示されている従来の４ビ
ットの１ディクリメンタでは、４ビットの２進数が下位
ビット側から順にA0, A1, A2,A3端子に入力され、CI端
子に入力される信号値が”０”である場合は入力データ
から”１”が減算された値が、またCI端子に入力される
信号値が”１”である場合は入力データの値がそのまま
それぞれ下位ビット側から順位Y0, Y1, Y2, Y3端子へ出
力される。

【００１８】このような動作を実現するために図３中の
各演算器13に要求される機能は図４の真理値表に示され
ているようになる。

【００１９】図４のＡ及びＤが入力であり、Ｓ及びCOが
出力である。各演算器13は１ビット全加算器の３入力の
内の１入力が論理値”１”に固定された場合と同様の機
能を果たしている。

【００２０】図５は４ビットの１インクリメンタ／ディ
クリメンタの従来の構成例を示すブロック図である。

【００２１】図５に示されている回路は、基本的には図
１に示されているインクリメンタと図３に示されている
ディクリメンタとを組合わせ、端子Ｉへの制御入力によ
って出力を選択するように構成されている。

【００２２】図５において、参照符号12及び13は前述の
図１及び図３における１ビット演算器12及び13と同一で
あり、参照符号３は２入力の ANDゲート、80, 81はイン
バータ、11は２入力のORゲートである。

【００２３】４ビットの２進数が下位ビットから順にA
0, A1, A2, A3端子に入力され、A0端子が１ビット演算
器12-0及び13-0の入力Ａに、A1端子が１ビット演算器12
-1及び13-1の入力Ａに、A2端子が１ビット演算器12-2及
び13-2の入力Ａに、A3端子が１ビット演算器12-3及び13
-3の入力Ａにそれぞれ接続されている。また、CI端子は
最下位ビットの１ビット演算器12-0の入力Ｂには直接、
１ビット演算器13-0の入力Ｄにはインバータ80を介して
それぞれ接続されている。

【００２４】各１ビット演算器12間及び13間の接続は図
１及び図３の回路図と同様である。そして、各１ビット
演算器13-0, 12-0, 13-1, 12-1, 13-2, 12-2, 13-3, 12
-3の出力Ｓがそれぞれ ANDゲート3-0, 3-1, 3-2, 3-3,
3-4, 3-5, 3-6, 3-7の一方の入力端子に接続されてい
る。

【００２５】ANDゲート3-0, 3-2, 3-4, 3-6の他方の入
力端子にはＩ端子に入力された信号が直接、 ANDゲート
3-1, 3-3, 3-5, 3-7の他方の入力端子にはＩ端子に入力
された信号がインバータ81を介してそれぞれ入力されて
いる。そして、 ANDゲート3-0 と3-1 の出力がORゲート
11-0を介して、 ANDゲート3-2 と3-3 の出力がORゲート
11-1を介して、 ANDゲート3-4 と3-5 の出力がORゲート
11-2を介して、 ANDゲート3-6 と3-7 の出力がORゲート
11-3を介してそれぞれY0, Y1, Y2, Y3端子に接続されて
おり、これらのY0, Y1, Y2, Y3端子からの出力が４ビッ
トの２進数の出力となっている。

【００２６】このような図５に示されている従来の４ビ
ットの１インクリメンタ／ディクリメンタでは、４ビッ
トの２進数が下位ビットから順にA0, A1, A2, A3端子に
入力され、CI端子に入力される信号値が”１”であり且
つＩ端子に入力される信号値が”１”である場合は入力
データから”１”が減算された値が、またCI端子に入力
される信号値が”１”であり且つＩ端子に入力される信
号値が”０”である場合は入力データに”１”が加算さ
れた値が、更にCI端子に入力される信号値が”０”であ
る場合は入力データの値がそのまま、それぞれ下位ビッ
ト側から順にY0, Y1, Y2,Y3端子へ出力される。

【００２７】

【発明が解決しようとする課題】従来の固定データ加減
算回路は上述のように構成されているので、一般的な加
算器を用いて構成した場合と比較しても回路規模はあま
り変わらず、遅延時間が短縮されるというような長所も
特にはない。

【００２８】本発明はこのような事情に鑑みてなされた
ものであり、回路規模が小さく、遅延時間も短縮された
固定データ加減算回路の提供を目的とする。

【００２９】

【課題を解決するための手段】本発明の固定データ加減
算回路は、各演算回路の和出力信号の値がデータ入力信
号と下位ビットの演算回路からの制御入力信号との排他
的論理和となり、上位ビットの演算回路に接続された出
力信号の値がデータ入力信号と加減算の実行の有無を制
御する制御入力信号との排他的論理和と下位ビットの演
算回路からの制御入力信号との論理積となるように構成
されており、このような演算回路を必要数接続してあ
る。

【００３０】

【作用】本発明に係る固定データ加減算回路では、加減
算の実行の有無を制御する制御入力信号に応じて、各演
算回路の和出力信号の値としてデータ入力信号と下位ビ
ットの演算回路からの制御入力信号との排他的論理和が
出力され、上位ビットの演算回路に接続された出力信号
の値がデータ入力信号と加減算の実行の有無を制御する
制御入力信号との排他的論理和と下位ビットの演算回路
からの制御入力信号との論理積として出力されるので、
このような演算回路を必要数接続することにより、定め
られた固定数の加減算が実行される。

【００３１】

【実施例】以下、本発明をその実施例を示す図面に基づ
いて詳述する。

【００３２】図６は本発明に係る固定データ加減算回路
の一実施例としての４ビットの１インクリメンタ／ディ
クリメンタの構成例を示すブロック図である。

【００３３】図６において、参照符号１はいずれも１ビ
ット演算器であり、最下位ビット側からそれぞれ参照符
号1-0, 1-1, 1-2, 1-3が付与されている。

【００３４】各１ビット演算器１はそれぞれ入力Ａ，
Ｂ，Ｉと、出力Ｓ，COとを有している。４ビットの２進
数が下位ビットから順にA0, A1, A2, A3端子に入力さ
れ、A0端子が１ビット演算器1-0 の入力Ａに、A1端子が
１ビット演算器1-1 の入力Ａに、A2端子が１ビット演算
器1-2 の入力Ａに、A3端子が１ビット演算器1-3 の入力
Ａにそれぞれ接続されている。また、CI端子は最下位ビ
ットの１ビット演算器1-0の入力Ｂに接続されており、
最上位ビットの１ビット演算器1-3 の出力COがCO端子に
接続されている。

【００３５】各１ビット演算器１間は、最下位の１ビッ
ト演算器1-0 の出力COが１ビット演算器1-1 の入力Ｂ
に、１ビット演算器1-1 の出力COが１ビット演算器1-2
の入力Ｂに、１ビット演算器1-2 の出力COが最上位の１
ビット演算器1-3 の入力Ｂにそれぞれ接続されている。
そして、各１ビット演算器1-0, 1-1, 1-2, 1-3の出力Ｓ
がそれぞれY0, Y1, Y2, Y3端子に接続されており、これ
らのY0, Y1, Y2, Y3端子からの出力が４ビットの２進数
の出力となっている。なお、各１ビット演算器１の入力
ＩにはＩ端子への入力信号が与えられている。

【００３６】このような本発明の４ビットの１インクリ
メンタ／ディクリメンタでは、CI端子に入力される信号
値が”１”であり且つＩ端子に入力される信号値が”
１”である場合にはA0, A1, A2, A3端子への入力データ
から”１”減算された値が、CI端子に入力される信号値
が”１”であり且つＩ端子に入力される信号値が”０”
である場合はA0, A1, A2, A3端子への入力データに”
１”が加算された値が、またCI端子に入力される信号値
が”０”である場合はA0, A1, A2, A3端子への入力デー
タの値がそのまま、それぞれ下位ビットから順にY0, Y
1, Y2, Y3端子へ出力される。

【００３７】図７は図６に示されている各演算器１に要
求される機能を表す真理値表を示す模式図であある。

【００３８】図７のＡ，Ｂ及びＩが入力であり、Ｓ及び
COが出力である。ここで、一般の２組の入力データに対
する加算を考えてみる。２組の入力データのｉビット目
をそれぞれAi, Biとし、ｉビット目の和出力をSi,下位
ビットからｉビットへの桁上げ信号をCi, ｉビットから
上位ビットへの桁上げ信号をCOi とそれぞれすると、下
記式(1) 及び(2) の関係が成立する。

【００３９】

【数１】

【００４０】

【数２】

【００４１】１インクリメントの場合には、式(1) 及び
(2) のBiに”０”を代入して下記式(3) 及び(4) が成立
する。

【００４２】

【数３】

【００４３】

【数４】

【００４４】一方、１ディクリメントの場合には、式
(1) 及び(2) のBiに”１”を代入して式(5) 及び(6) が
成立する。

【００４５】

【数５】

【００４６】

【数６】

【００４７】図７において、入力Ｉが”０”である場合
には、入力ＡをAiに、入力ＢをCiに、出力ＳをSiに、出
力COをCOi にそれぞれ置換して考えれば式(3) 及び(4)
と等価であり、入力Ｉが”１”である場合には、入力Ａ
をAiに、入力Ｂを＃Ci（＃は反転値を表す）に、出力Ｓ
をSi, 出力COを＃COi にそれぞれ置換して考えれば式
(5) 及び(6) と等価である。換言すれば、入力Ｉの値に
よって上位ビットへの桁上げ出力信号及び下位ビットか
らの桁上げ入力信号の論理の正負を入れ替えて（即ち、
入力Ｉが”０”である場合は正論理、入力Ｉが”１”で
ある場合は負論理）考えればよいことが判る。以上のよ
うに、図６に示されている本発明による４ビットの１イ
ンクリメンタ／ディクリメンタでは、一般的な４ビット
の加算との対比で考えると、１インクリメントの場合に
は、入力データAiに”０” (Bi＝０、即ちＩ端子に”
０”）と”１”（CO＝１、即ちCI端子に”１”）とを加
算しており、１ディクリメントの場合には、入力データ
Aiに”-1”（Bi＝１、即ちＩ端子に”１”）と”０”
（CO＝０（＃CO＝１）、即ちCI端子に”１”）とを加算
している。

【００４８】図８は、図６中の各１ビット演算器１の内
部回路の具体的な構成例を示す回路図である。

【００４９】図８において、参照符号20, 21はEXORゲー
トであり、30は２入力の ANDゲートである。EXORゲート
20の一方の入力端子には入力Ｉが、同他方の入力端子に
は入力Ａが、EXORゲート21の一方の入力端子には入力Ｂ
が、同他方の入力端子には入力Ａがそれぞれ与えられて
いる。EXORゲート21の出力が出力Ｓになっている。ま
た、 ANDゲート30の一方の入力端子には入力Ｂが、同他
方の入力端子にはEXORゲート20の出力がそれぞれ与えら
れており、この ANDゲート30の出力が出力COになってい
る。またEXORゲート20の出力、即ち入力Ｉと入力Ａとの
排他的論理和信号はそのまま出力Ｐとなっている。

【００５０】図９は図８の回路の機能を表す真理値表を
示す模式図である。但し、図９は前述の図７の真理値表
と同内容であるが、信号Ｐの論理値、即ち入力Ｉと入力
Ａとの排他的論理和信号が追加されている。

【００５１】このようなその構成が図８の回路図に、機
能が図９の真理値表にそれぞれ示されている１ビット演
算器１を図６の回路図に示されているように４個接続す
ることにより、本発明の４ビットの１インクリメンタ／
ディクリメンタを実現することが出来る。

【００５２】図１０は本発明の固定データ加減算回路の
第２の実施例としての４ビットの１インクリメンタ／デ
ィクリメンタの構成を示すブロック図である。

【００５３】図１０において、参照符号４及び５は共に
１ビット演算器であり、最下位ビット側からそれぞれ参
照符号4-0, 5-1, 4-2, 5-3が付与されている。このよう
に１ビット演算器４と５とが交互に順次的に接続されて
いる理由は、一般的な加算器のリップルキャリー伝搬に
相当する回路を実現するためであり、特にビット数が増
加した場合に、回路全体の遅延時間を律するクリティカ
ルパスのゲート段数を削減するためである。

【００５４】この図１０に示されている回路と前述の図
６に示されている回路との相違は、１ビット演算器１の
出力COに相当する１ビット演算器４の出力がCOC になっ
ており、１ビット演算器１の入力Ｂに相当する１ビット
演算器５の入力BCになっている点であり、他の構成は実
質的に同一である。

【００５５】図１１は図１０中の１ビット演算器４の内
部回路の具体的構成例を示す回路図である。

【００５６】図１１に示されている１ビット演算器４(4
-0, 4-2)の回路図と前述の図８に示されている１ビット
演算器１の回路図との相違は、図８の１ビット演算器１
で使用されている ANDゲート30に代えて２入力のNANDゲ
ート６が使用されている点のみである。そしてこのNAND
ゲート６の出力が出力COC になっている。このような構
成を MOS回路で実現した場合には、入力Ｂから出力COC
までのゲート段数が１段で済むという利点がある。

【００５７】図１２は図１１に示されている回路の機能
を表す真理値表である。図９との比較から理解される如
く、図１２の出力COC は図９の出力COの論理反転値であ
る。

【００５８】図１３は図１０中の１ビット演算器５の内
部回路の具体的構成例を示す回路図である。

【００５９】図１３に示されている１ビット演算器５(5
-1, 5-3)の回路図と前述の図８に示されている１ビット
演算器１の回路図との相違は、図８の１ビット演算器１
で使用されているEXORゲート21に代えて２入力の EXNOR
ゲート７が使用されている点と、図８の１ビット演算器
１で使用されている ANDゲート30に代えて２入力の NOR
ゲート９が使用されている点と、EXORゲート20の出力が
インバータ８を介してNORゲート９に入力されている点
である。そして EXNORゲート７の出力が出力Ｓに、また
NORゲート９の出力が出力COになっている。このような
構成を MOS回路で実現した場合には、入力BCから出力CO
C までのゲート段数が１段で済むという利点がある。

【００６０】図１４は図１３に示されている回路の機能
を表す真理値表である。図９との比較から理解される如
く、図１４の入力BCは図９の入力Ｂの論理反転値であ
る。

【００６１】このようなその構成が図１１の回路図に、
機能が図１２の真理値表にそれぞれ示されている１ビッ
ト演算器４と、その構成が図１３の回路図に、機能が図
１４の真理値表にそれぞれ示されている１ビット演算器
５とを図１０の回路図に示されているようにそれぞれ２
個ずつ計４個接続することにより、前述の図６に示され
ている構成の回路と同様に、本発明の４ビットの１イン
クリメンタ／ディクリメンタを実現することが出来る。

【００６２】図１５は本発明の固定データ加減算回路に
キャリールックアヘッド方式を適用した場合の８ビット
の１インクリメンタ／ディクリメンタとしての実施例の
一構成例を示すブロック図である。

【００６３】図１５において、参照符号１(1-0, 1-1, 1
-2, 1-3, 1-4, 1-5, 1-6, 1-7)は前述の図８にその具体
的な構成が示されている１ビット演算器である。

【００６４】８ビットの２進数が下位ビットから順にA
0, A1, A2, A3, A4, A5, A6, A7端子に入力され、A0端
子が１ビット演算器1-0 の入力Ａに、A1端子が１ビット
演算器1-1 の入力Ａに、A2端子が１ビット演算器1-2 の
入力Ａに、A3端子が１ビット演算器1-3 の入力Ａに、A4
端子が１ビット演算器1-4 の入力Ａに、A5端子が１ビッ
ト演算器1-5 の入力Ａに、A6端子が１ビット演算器1-6
の入力Ａに、A7端子が１ビット演算器1-7 の入力Ａにそ
れぞれ接続されている。また、CI端子は最下位ビットの
１ビット演算器1-0 の入力Ｂに接続されており、１ビッ
ト演算器1-0 の出力COが１ビット演算器1-1 の入力Ｂ
に、１ビット演算器1-1 の出力COが１ビット演算器1-2
の入力Ｂに、１ビット演算器1-2 の出力COが１ビット演
算器1-3 の入力Ｂにそれぞれ接続されている。更に、１
ビット演算器1-4 の入力Ｂには ANDゲート10a の出力が
接続されており、１ビット演算器1-4 の出力COが１ビッ
ト演算器1-5 の入力Ｂに、１ビット演算器1-5 の出力CO
が１ビット演算器1-6 の入力Ｂに、１ビット演算器1-6
の出力COが１ビット演算器1-7 の入力Ｂにそれぞれ接続
されている。

【００６５】各１ビット演算器1-0, 1-1, 1-2, 1-3, 1-
4, 1-5, 1-6, 1-7の出力ＳがそれぞれY0, Y1, Y2, Y3,
Y4, Y5, Y6, Y7端子に接続されており、これらの各端子
からの出力が８ビットの２進数の出力となっている。な
お、各１ビット演算器１の入力ＩにはＩ端子への入力信
号が与えられている。

【００６６】参照符号10a 及び10b は共に５入力の AND
ゲートである。 ANDゲート10a の５入力には下位側の４
個の１ビット演算器1-0, 1-1, 1-2, 1-3の各出力Ｐ及び
CI端子への入力が、また ANDゲート10b の５入力には上
位側の４個の１ビット演算器1-4, 1-5, 1-6, 1-7の各出
力Ｐ及び ANDゲート10a の出力がそれぞれ入力されてい
る。また、 ANDゲート10b の出力がCO端子に接続されて
いる。

【００６７】ところで、各１ビット演算器１の出力Ｐは
１ビット演算器１の構成を示す前述の図８に示されてい
る出力Ｐであり、その機能は図９の真理値表に示されて
いる。

【００６８】このような本発明の８ビットの１インクリ
メンタ／ディクリメンタでは、CI端子に入力される信号
値が”１”であり且つＩ端子に入力される信号値が”
１”である場合にはA0, A1, A2, A3, A4, A5, A6, A7端
子への入力データから”１”減算された値が、CI端子に
入力される信号値が”１”であり且つＩ端子に入力され
る信号値が”０”である場合はA0, A1, A2, A3, A4, A
5, A6, A7端子への入力データに”１”が加算された値
が、またCI端子に入力される信号値が”０”である場合
はＩ端子に入力される信号値には拘わらずA0, A1, A2,
A3, A4, A5, A6, A7端子への入力データの値がそのま
ま、それぞれ下位ビットから順にY0, Y1, Y2,Y3, Y4, Y
5, Y6, Y7端子へ出力される。

【００６９】ここで、一般的に加算器のキャリールック
アヘッドを４ビット単位で行った場合、下記式(9), (1
0) 及び(11)の成立を前提として、式(7) 及び(8) が成
立する。

【００７０】

【数７】

【００７１】

【数８】

【００７２】

【数９】

【００７３】

【数１０】

【００７４】

【数１１】

【００７５】１インクリメンタの場合は、式(7), (9)及
び(10)のBiに”０”を代入して下記式(12)が成立する。
一方、１ディクリメンタの場合は、式(8), (9)及び(10)
のBiに”１”を代入して下記式(13)及び(14)が成立す
る。

【００７６】

【数１２】

【００７７】

【数１３】

【００７８】

【数１４】

【００７９】図９の真理値表において、入力Ｉが”０”
である場合は出力Ｐと入力Ａとは等価であり、入力Ｉ
が”１”である場合は出力Ｐと＃Ａとが等価である。換
言すれば、式(12)及び(14)の論理を図１５の５入力 AND
ゲート10a 及び10b で実現していることになる。即ち、
４ビットのブロック１個当りわずか５入力 ANDゲート１
個でキャリールックアヘッドを実現することが出来る。

【００８０】図１６は本発明の他の実施例による４ビッ
トの４インクリメンタ／ディクリメンタの構成例を示す
ブロック図である。

【００８１】図１６において、参照符号１(1-2, 1-3)は
いずれも前述同様の１ビット演算器であり、下位２ビッ
トの出力Y0及びY1はそれぞれ入力A0及びA1と常に等し
い。入力データをそのまま出力するか否かを制御する入
力CIは図６の回路図に示されている第１の実施例では最
下位ビットの１ビット演算器に入力されているが、本実
施例では２ビット目の１ビット演算器1-2 に入力されて
いる。同様に、入力CIをｎビット目の１ビット演算器に
入力すれば、２のｎ乗のインクリメンタ／ディクリメン
タが実現される。

【００８２】図１７は本発明の更に他の実施例による４
ビットの固定データ加減算回路の構成例を示すブロック
図である。

【００８３】図１７において、参照符号１(1-0, 1-1, 1
-2, 1-3)は前述同様の１ビット演算器であり、参照符号
31, 32は ANDゲート、81, 82はインバータ、 110はORゲ
ートである。

【００８４】４ビットの２進数が下位ビットから順にA
0, A1, A2, A3端子に入力され、A0端子が１ビット演算
器1-0 の入力Ａに、A1端子が１ビット演算器1-1 の入力
Ａに、A2端子が１ビット演算器1-2 の入力Ａに、A3端子
が１ビット演算器1-3 の入力Ａにそれぞれ接続されてい
る。また、CI端子は ANDゲート31の一方の入力端子に入
力されており、この ANDゲート31の出力が最下位ビット
の１ビット演算器1-0 の入力Ｂに接続されている。 AND
ゲート31の他方の入力端子にはＦ端子への入力がインバ
ータ81により反転されて入力されている。１ビット演算
器1-0 の出力COが１ビット演算器1-1 の入力Ｂに、１ビ
ット演算器1-1 の出力COがORゲート110 の一方の入力に
それぞれ入力されている。

【００８５】インバータ81の出力はインバータ82により
再度反転されて ANDゲート32の一方の入力端子に入力さ
れており、この ANDゲート32の他方の入力端子にはCI端
子への入力が与えられている。そして、 ANDゲート32の
出力がORゲート110 の他方の入力端子に入力されてい
て、このORゲート110 の出力が１ビット演算器1-2 の入
力Ｂに接続されている。１ビット演算器1-2 の出力COが
１ビット演算器1-3 の入力Ｂに、１ビット演算器1-3 の
出力COがCO端子に接続されている。なお、各１ビット演
算器１の入力ＩにはＩ端子への入力信号が与えられてい
る。

【００８６】このような図１７のブロック図に示されて
いる４ビットの固定データ加減算回路において、制御入
力Ｆにより１ビット演算器1-1 の出力COの信号を１ビッ
ト演算器1-2 の入力Ｂに伝達するか否かを、即ち、制御
入力Ｆが”０”である場合には伝達され、”１”である
場合には伝達されないように制御している。これによ
り、３本の制御入力Ｉ，CI，Ｆにより４ビットの入力デ
ータA0, A1, A2, A3に対してそのまま出力するか、１の
加減算を行うか、４の加減算を行うかの５通りの処理を
実行することが出来る。即ち、制御入力CIが”０”であ
る場合は入力データがそのまま出力され、制御入力CI
が”１”でＦが”０”で且つＩが”０”である場合には
１加算が、制御入力CIが”１”でＦが”０”でＩが”
１”である場合は１減算が、制御入力CIが”１”でＦ
が”１”でＩが”０”である場合は４加算が、制御入力
CIが”１”でＦが”１”でＩが”１”である場合は４減
算がそれぞれ実行される。

【００８７】同様な考え方により、２の冪乗であれば複
数個の固定データに対する加減算回路が実現出来る。

【００８８】

【発明の効果】以上に詳述した如く、本発明の固定デー
タ加減算回路によれば、その構成要素である演算回路の
論理が簡単であるため、回路規模が小さく、キャリー伝
搬を高速化することも最小限の付加回路で可能になり、
小規模で高速な動作が得られる。

【図面の簡単な説明】

【図１】４ビットの１インクリメンタの従来の構成例を
示すブロック図である。

【図２】図１中の各演算器に要求される機能を示す真理
値表の模式図である。

【図３】４ビットの１ディクリメンタの従来の構成例を
示すブロック図である。

【図４】図３中の各演算器に要求される機能を示す真理
値表の模式図である。

【図５】４ビットの１インクリメンタ／ディクリメンタ
の従来の構成例を示すブロック図である。

【図６】本発明に係る固定データ加減算回路の一実施例
としての４ビットの１インクリメンタ／ディクリメンタ
の構成例を示すブロック図である。

【図７】図６中の各演算器に要求される機能を示す真理
値表の模式図である。

【図８】図６中の各１ビット演算器の内部回路の具体的
な構成例を示す回路図である。

【図９】図８中の各演算器に要求される機能を示す真理
値表の模式図である。

【図１０】本発明の固定データ加減算回路の第２の実施
例としての４ビットの１インクリメンタ／ディクリメン
タの構成を示すブロック図である。

【図１１】図１０中の１ビット演算器の内部回路の具体
的構成例を示す回路図である。

【図１２】図１１中の各演算器に要求される機能を示す
真理値表の模式図である。

【図１３】図１０中の１ビット演算器の内部回路の具体
的構成例を示す回路図である。

【図１４】図１３中の各演算器に要求される機能を示す
真理値表の模式図である。

【図１５】本発明の固定データ加減算回路にキャリール
ックアヘッド方式を適用した場合の８ビットの１インク
リメンタ／ディクリメンタとしての実施例の一構成例を
示すブロック図である。

【図１６】本発明の他の実施例による４ビットの４イン
クリメンタ／ディクリメンタの構成例を示すブロック図
である。

【図１７】本発明の更に他の実施例による４ビットの固
定データ加減算回路の構成例を示すブロック図である。

【符号の説明】

１(1-0, 1-1, 1-2, 1-3) １ビット演算器 Ａ １ビット演算器の入力 Ｂ １ビット演算器の入力 Ｉ １ビット演算器の入力 Ｓ １ビット演算器の出力 CO １ビット演算器の出力

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 ｎ（ｎは２以上の自然数）個の演算回路
   を接続したｎビットの固定データ加減算回路において、 前記演算回路はそれぞれ、 データ入力端子と、 第１の制御入力端子と、 第２の制御入力端子と、 前記データ入力端子への入力信号と前記第１の制御入力
   端子への入力信号との排他的論理和を出力する第１の出
   力端子と、 前記データ入力端子への入力信号と前記第２の制御入力
   端子への入力信号との排他的論理和と、前記第１の制御
   入力端子への入力信号との論理積を出力する第２の出力
   端子とを有し、 前記各演算回路のデータ入力端子には処理対象のデータ
   の各ビットの値がそれぞれ入力され、 第１番目の演算回路の前記第１の制御入力端子には第１
   の制御信号が入力され、 前記各演算回路の前記第２の制御入力端子には共通の第
   ２の制御信号が入力され、 第ｉ番目の演算回路の前記第２の出力端子は第ｉ＋１番
   目の演算回路の前記第１の制御入力端子と接続され、 前記第１の制御信号が”１”であり、また前記第２の制
   御信号が”１”である場合には固定データが処理対象の
   データから減算され、 前記第１の制御信号が”１”であり、また前記第２の制
   御信号が”０”である場合には固定データが処理対象の
   データに加算され、 前記第１の制御信号が”０”である場合には処理対象の
   データがそのままそれぞれ前記各第１の出力端子へ出力
   されるべくなしてあることを特徴とする固定データ加減
   算回路。
2. 【請求項２】 第ｉ番目の演算回路の第２の出力端子か
   ら第ｉ＋１番目の演算回路の第１の制御入力端子へ至る
   信号経路を開閉するゲーティング手段を、１または複数
   個所に備えたことを特徴とする請求項１に記載の固定デ
   ータ加減算回路。