KR100196520B1 - 면적 개선을 위한 2의보수 변환 장치 - Google Patents

면적 개선을 위한 2의보수 변환 장치 Download PDF

Info

Publication number
KR100196520B1
KR100196520B1 KR1019950062107A KR19950062107A KR100196520B1 KR 100196520 B1 KR100196520 B1 KR 100196520B1 KR 1019950062107 A KR1019950062107 A KR 1019950062107A KR 19950062107 A KR19950062107 A KR 19950062107A KR 100196520 B1 KR100196520 B1 KR 100196520B1
Authority
KR
South Korea
Prior art keywords
data
bit
receiving
exclusive
complement
Prior art date
Application number
KR1019950062107A
Other languages
English (en)
Other versions
KR970049438A (ko
Inventor
구본태
Original Assignee
김영환
현대전자산업주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대전자산업주식회사 filed Critical 김영환
Priority to KR1019950062107A priority Critical patent/KR100196520B1/ko
Publication of KR970049438A publication Critical patent/KR970049438A/ko
Application granted granted Critical
Publication of KR100196520B1 publication Critical patent/KR100196520B1/ko

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/52—Multiplying; Dividing
    • G06F7/523—Multiplying only
    • G06F7/53—Multiplying only in parallel-parallel fashion, i.e. both operands being entered in parallel
    • G06F7/5318—Multiplying only in parallel-parallel fashion, i.e. both operands being entered in parallel with column wise addition of partial products, e.g. using Wallace tree, Dadda counters
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/499—Denomination or exception handling, e.g. rounding or overflow
    • G06F7/49994—Sign extension

Landscapes

  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computational Mathematics (AREA)
  • Mathematical Analysis (AREA)
  • Mathematical Optimization (AREA)
  • Pure & Applied Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Logic Circuits (AREA)

Abstract

본 발명은 감산회로를 이용하여 입력 데이타를 2의 보수로 변환시켜 줌으로써 회로를 간략화하고 처리속도를 향상시킬 수 있는 2의 보수 변환회로 및 방법에 관한 것이다.
본 발명의 2의 보수 변환회로는 입력 데이타의 최하위비트인 S0에 대한 감산동작을 수행하는 논리 게이트와, S1에 대한 감산동작을 수행하는 논리 게이트와, S2에 대한 감산동작을 수행하는 논리 게이트와, S3에 대한 감산동작을 수행하는 논리 게이트와, S4에 대한 감산동작을 수행하는 논리 게이트와, 최상위비트인 S5에 대한 감산동작을 수행하는 논리 게이트로 구성되어 입력 데이타로부터 1을 감산하기 위한 감산부와, 상기 감산부의 각 입력데이타를 수행하는 논리 게이트의 출력을 각각 반전시켜 1의 보수로 변환하는 반전 게이트로 구성되어 2의 보수 데이타로 변환하기 위한 1의 보수변환부를 포함한다.
또한, 본 발명의 2의 보수 변환방법은 입력데이타로부터 1을 감산하는 단계와, 1이 감산된 입력 데이타를 1의 보수로 변환하는 단계를 포함한다.

Description

면적 개선을 위한 2의 보수 변환 장치
제1도는 종래의 2의 보수 변환 장치의 회로도.
제2도는 본 발명에 따른 2의 보수 변환 장치의 일실시 회로도.
본 발명은 연산 회로에 관한 것으로서, 특히 입력 데이터를 2의 보수로 변환하여 출력하는 2의 보수 변환 장치에 관한 것이다.
디지탈 신호 처리기(Digital Signal Processor, 이하 DSP라 함)의 급속한 발전으로 DSP 내에서 수행되는 연산 중 2의 보수를 이용하여 처리하는 가산(addition) 및 승산(multiplication) 연산의 수행이 많아지게 되는 데, 이때, 2의 보수 변환 장치가 DSP의 상기 가산 및 승산 연산을 위한 데이터 변환 장치로 사용되어진다.
입력 데이터를 2의 보수로 변환시켜 주는 방법으로는 여러가지 방식이 있는데, 그 중 하나가 입력 데이터를 1의 보수로 변환한 후 전가산기(full adder)를 통해 1의 보수로 변환된 데이터에 1을 가산함으로써 입력 데이터를 2의 보수로 변환시켜 주는 방법이 있다.
제1도는 상기와 같이 전가산기를 이용한 2의 보수 변환에 대한 종래의 일실시 회로도이다.
제1도를 참조하면, 종래의 2의 보수 변환 장치는 6비트의 입력 데이터(S5, S4, S3, S2, S1, S0)를 1의 보수로 변환하기 위해 입력 데이터의 각 비트 및 1의 신호를 입력받아 배타적 논리합하는 다수의 배타적 논리합 게이트(XOR5 내지 XOR0)와, 상기 배타적 논리합 게이트(XOR5 내지 XORO)로부터 출력되는 1의 보수로 변환된 6비트 데이터에 1을 가산하여 입력 데이터(S5내지 S0)에 대한 2의 보수값(O5내지 O0)을 출력하기 위한 다수의 전가산기(FA)로 이루어진다.
상기한 바와 같은 구성을 가지는 종래의 2의 보수 변환 장치의 동작을 제1도를 참조하여 설명하면 다음과 같다.
일예로 30(이진수로 11110)을 2의 보수로 변환시킨다고 가정한다.
6비트의 입력 데이터(S5내지 S0) 즉, 11110의 6비트 데이터는 배타적 논리합 게이트(XOR5 내지 XOR0)의 일 입력으로 인가되어 타 입력의 1신호와 배타적 논리합하여 1의 보수 100001로 변환되어 출력된다.
즉, 6비트 입력 데이터 11110는 배타적 논리합 게이트(XOR5 내지 XOR0)를 통해 1의 보수로 변환되어 100001로 출력된다.
다음으로, 1의 보수로 변환된 데이터 100001의 각 비트는 6개의 전가산기(FA)에 각기 인가되어 1과 가산되어진 후 2의 보수 100010로 변환 되어진다. 따라서, 입력 데이터 30에대한 2의 보수 (-30)을 얻을 수 있다.
즉, 종래에는 입력 데이터에 대한 2의 보수값을 구하기 위하여 먼저 입력 데이터에 대한 1의 보수값을 구하고, 연이어 전가산기(FA)를 통해 1의 보수로 변환된 데이터와 1을 가산하여 입력 데이터에 대한 2의 보수값을 최종적으로 구하였는데, 이를 수식으로 간단히 표현하면 아래와 같다.
그러나, 상기 제1도에 도시된 바와 같은 종래의 2의 보수 변환 장치는 n 비트의 입력 데이터를 2의 보수로 변환하기 위해 n개의 배타적 논리합 게이트(XOR)와 n개의 전가산기(FA)를 필요로 하기 때문에 2의 보수 변환 장치를 구현하기 위한 면적이 크고, 처리 속도가 느려지는 문제가 있다.
본 발명은 상기한 바와 같은 종래 기술의 문제점을 해결하기 위한 것으로서, 구현 면적을 줄이고 처리 속도를 향상시킨 2의 보수 변환 장치를 제공하는 데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명은, 제1 내지 제N 비트로 이루어진 입력 데이터를 2의 보수로 변환하여 출력하기 위한 2의 보수 변환 장치에 있어서, 상기 입력 데이터를 받아 병렬로 상기 입력 데이터의 각 비트 데이터를 1만큼 디크리먼트하여 출력하기 위한 디크리먼드 수단; 및 상기 디크리먼트 수단으로부터의 디크리먼트된 데이터를 입력받아 1의 보수로 변환한 다음 상기 입력 데이터에 대한 최종적인 2의 보수값으로 출력하기 위한 1의 보수 변환 수단을 구비하되, 상기 디크리먼트 수단은, 상기 제1 비트의 데이터를 입력받아 반전하여 상기 제1 비트 데이터의 디크리먼트된 데이터를 출력하기 위한 제1 반전수단; 제2 비트 내지 제N-1 비트의 데이터를 각기 입력받아 디크리먼트하여 출력하기 위한 다수의 제1 논리 연산 수단; 및 상기 제N 비트의 데이터를 입력받아 디크리먼트하여 출력하기 위한 제2 논리 연산수단을 구비하고, 상기 제1 논리 연산 수단은, 입력되는 비트의 이전 비트들의 데이터 및 0신호를 입력받아 배타적 부정논리합하기 위한 배타적 부정 논리합 수단; 및 상기 배타적 부정논리합 수단으로부터의 출력 및 상기 입력되는 비트의 데이터를 입력받아 배타적 논리합하여 상기 입력되는 비트의 데이터에 대한 디크리먼트된 데이터로 출력하기 위한 제1 배타적 논리합 수단을 구비하며, 상기 제2 논리 연산수단은, 상기 제N-1 비트 데이터를 입력받는 상기 제1 논리 연산 수단의 상기 배타적 부정논리합 수단으로부터 출력되는 신호 및 상기 제N-1 비트의 데이터를 입력받아 부정논리합하기 위한 부정 논리합 수단; 및 상기 제N 비트 데이터 및 상기 부정논리합 수단으로부터의 출력을 입력받아 배타적 논리합하여 상기 제N 비트 데이터의 디크리먼트된 데이터로 출력하기 위한 제2 배타적 논리합 수단을 포함하여 이루어진다.
이하, 본 발명의 실시예를 첨부된 도면에 의거하여 상세히 설명한다.
본 발명에 따른 2의 보수 변환 장치는 먼저 2의 보수로 변환하고자 입력되는 데이터로부터 1을 감산한 후 감산된 데이터를 1의 보수로 변환시킴으로써 입력 데이터에 대한 최종적인 2의 보수를 구하는 장치로, 특히 감산 동작을 위한 뺄셈기(subtractor)를 디크리먼터(decrementor)로 구현하고, 1의 보수 변환을 반전 회로(inverter circuit)를 통해 구현함으로써 2의 보수 변환장치를 위한 구현 면적 및 처리 속도를 줄인다.
제2도는 본 발명에 따른 2의 보수 변환 장치의 일실시 회로도를 도시한 것이다.
제2도에 도시된 바와 같이, 본 발명의 2의 보수 변환 장치는 6비트의 입력 데이터(S5, S4, S3, S2, S1, S0)로부터 1을 감산하기 위한 디크리먼트부(decrement part, 21)와, 상기 디크리먼트부(21)로 부터 출력되는 디크리먼트된 데이터를 1의 보수로 변환하여 입력 데이터에 대한 2의 보수값(O5내지 O0)를 최종적으로 출력하기 위한 반전부(22)로 이루어진다.
디크리먼트부(21)는 입력 데이터의 최하위 비트(S0)를 입력받아 반전하는 인버터(G1)와, 일반적으로 최하위 비트(S0)를, 타입력으로 접지 레벨(Vss, 즉 0 호)를 각각 인가받아 배타적 부정논리합하는 배타적 부정논리합 게이트(G2)와, 최하위 비트(S0), 최하위 비트(S0)의 그 다음 상위 비트인 제1 비트(S1) 및 접지 레벨(Vss, 즉 0 신호)를 인가받아 배타적 부정논리합하는 배타적 부정논리합 게이트(G3)와, 최하위 비트(S0), 제1 비트(S1), 제1 비트(S1)의 그 다음 상위 비트인 제2 비트(S2) 및 접지 레벨(Vss, 즉 0 신호)를 인가받아 배타적 부정논리합하는 배타적 부정논리합 게이트(G4)와, 최하위 비트(S0), 제1 비트(S1), 제2 비트(S2) 및 제2 비트(S2)의 그다음 상위 비트인 제3 비트(S3) 및 접지 레벨(Vss, 즉 0 신호)를 인가받아 배타적 논리합하는 배타적 논리합 게이트(G5)와, 제1 비트(S1) 및 배타적 부정논리합 게이트(G2)로부터의 출력을 인가받아 배타적 논리합하는 배타적 논리합 게이트(G8)와, 제2 비트(S2) 및 배타적 부정논리합 게이트(G3)로부터의 출력을 인가받아 배타적 논리합하는 배타적 논리합 게이트(G9)와, 제3 비트(S3) 및 배타적 부정논리합 게이트(G4)로부터의 출력을 인가받아 배타적 논리합하는 배타적 논리합 게이트(G10)와, 배타적 부정논리합 게이트(G3)로부터의 출력을 반전하는 인버터(G6)와, 제4 비트(S4) 및 인버터(G6)으로부터의 출력을 인가받아 배타적 논리합하는 배타적 논리합 게이트(G11)와, 제3 비트(S3)의 그다음 상위 비트인 제4 비트(S4) 및 배타적 논리합 게이트(G5)로부터의 출력을 인가받아 부정 논리합하는 부정 논리합 게이트(G7)와, 제4 비트(S4)의 그다음 상위 비트인 제5 비트(S5) 및 부정 논리합 게이트(G7)로부터의 출력을 인가받아 배타적 논리합하는 배타적 논리합 게이트(G12)로 이루어진다.
그리고, 반전부(22)는 디크리먼트부(21)로부터의 데이터를 1의 보수 변환하기 위해 인버터(G1) 및 배타적 논리합 게이트(G8 내지 G12)에 각기 연결되어 반전하는 6개의 인버터로 이루어진다.
이때, 디크리먼트부(21)의 배타적 논리합 게이트(G8 내지 G12)를 배타적 부정논리합 게이트로 구현하는 대신 반전부(22)의 5개 인버터를 제거함으로써 변환 장치의 구현 면적을 보다 더 최적화할 수 있다.
상기한 바와 같은 구성을 가지는 본 발명의 2의 보수 변환 장치의 동작을 제2도를 참조하여 구체적으로 설명한다.
상술한 바와 같이 본 발명의 2의 보수 변환은 먼저 입력 데이터로부터 1을 뺄셈하고, 연이어 1이 디크리먼트된 데이터를 1의 보수로 변환하여 입력 데이터에 대한 2의 보수값을 구하는 방식이다.
일예로 13(이진수로 1101)을 2의 보수로 변환한다고 가정할 때, 본 발명에 따른 상기 예에 대한 2의 보수 변환을 수식으로 표현하면 다음과 같다.
디크리먼트부(21)에서 최하위 비트(S0)인 1은 인버터(G1)를 통해 반전되어 0으로 출력되고, 제1 비트(S1)인 0은 최하위 비트(S0)에 응답하여 배타적 부정논리합 게이트(G2) 및 배타적 논리합 게이트(G8)을 통해 디크리먼트되어 0으로 출력되고, 제2 비트(S2)인 1은 최하위 비트(S0) 및 제1 비트(S1)에 응답하여 배타적 부정논리합 게이트(G3) 및 배타적 논리합 게이트(G9)을 통해 디크리먼트되어 1로 출력되고, 제3 비트(S3)인 1은 최하위 비트(S0), 제1 비트(S1) 및 제2 비트(S2)에 응답하여 배타적 부정논리합 게이트(G4) 및 배타적 논리합 게이트(G10)을 통해 디크리먼트되어 1로 출력되고, 제4 비트(S4)인 0은 최하위 비트(S0), 제1 비트(S1), 제2 비트(S2) 및 제3 비트(S3)에 응답하여 배타적 부정논리합 게이트(G5), 인버터(G6) 및 배타적 논리합 게이트(G11)을 통해 디크리먼트되어 0로 출력되고, 제5 비트(S5)인 0은 최하위 비트(S0), 제1 비트(S1), 제2 비트(S2), 제3 비트(S3) 및 제4 비트(S4)에 응답하여 부정논리합 게이트(G7) 및 배타적 논리합 게이트(G12)을 통해 디크리먼트되어 0으로 출력된다. 즉, 디크리먼트부(21)는 6비트 입력 데이터 1101에서 1만큼 디크리먼트한 데이터 1100를 출력한다.
다음으로, 반전부(22)는 디크리먼트부(21)로부터 출력되는 데이터 1100를 각기 인버터를 통해 반전하여 출력 데이터(O5내지 O0) 110011를 출력한다. 이때, 반전부(22)의 출력 110011이 입력 데이터 1101에 대한 2의 보수값이 된다.
따라서, 종래의 가산기를 이용한 2의 보수 변환에서 순차적으로 최하위 비트에서부터 최상위 비트까지 직렬로 가산 동작을 수행하는 데 반해, 본 발명의 2의 보수 변환에서는 입력 데이터의 디크리먼트 동작을 수행함에 있어서 상기와 같이 입력 데이터를 동시에 병렬로 디크리먼트함으로써 처리속도의 향상을 꾀할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 싱기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상기와 같이 이루어지는 본 발명은, 디크리먼트부 및 반전 회로를 통해 입력 데이터를 2의 보수로 변환시킴으로써 별도의 전가산기와 같은 회로가 필요하지 않으므로 장치의 구현 면적을 크게 줄일 수 있는 효과가 있다.
또한 본 발명은, 입력 데이터를 동시에 병렬로 디크리먼트하여 2의 보수로 변환함으로써 변환 속도를 개선할 수 있는 탁월한 효과가 있다.

Claims (7)

  1. 제1 내지 제N 비트로 이루어진 입력 데이터를 2의 보수로 변환하여 출력하기 위한 2의 보수 변환 장치에 있어서, 상기 입력 데이터를 받아 병렬로 상기 입력 데이터의 각 비트 데이터를 1만큼 디크리먼트하여 출력하기 위한 디크리먼트 수단; 및 상기 디크리먼트 수단으로부터의 디크리먼트된 데이터를 입력받아 1의 보수로 변환한 다음 상기 입력 데이터에 대한 최종적인 2의 보수값으로 출력하기 위한 1의 보수 변환 수단을 구비하되, 상기 디크리먼트 수단은, 상기 제1 비트의 데이터를 입력받아 반전하여 상기 제1 비트 데이터의 디크리먼트된 데이터를 출력하기 위한 제1 반전수단; 제2 비트 내지 제N-1 비트의 데이터를 각기 입력받아 디크리먼트하여 출력하기 위한 다수의 제1 논리 연산 수단; 및 상기 제N 비트의 데이터를 입력받아 디크리먼트하여 출력하기 위한 제2 논리 연산 수단을 구비하고, 상기 제1 논리 연산 수단은, 입력되는 비트의 이전 비트들의 데이터 및 0 신호를 입력받아 배타적 부정논리합하기 위한 배타적 부정논리합 수단; 및 상기 배타적 부정논리합 수단으로부터의 출력 및 상기 입력되는 비트의 데이터를 입력받아 배타적 논리합하여 상기 입력되는 비트의 데이터에 대한 디크리먼트된 데이터로 출력하기 위한 제1 배타적 논리합 수단을 구비하며, 상기 제2 논리 연산 수단은, 상기 제N-1 비트 데이터를 입력받는 상기 제1 논리 연산 수단의 상기 배타적 부정논리합 수단으로부터 출력되는 신호 및 상기 제N-1 비트의 데이터를 입력받아 부정논리합하기 위한 부정논리합 수단; 및 상기 제N 비트 데이터 및 상기 부정논리합 수단으로부터의 출력을 입력받아 배타적 논리합하여 상기 제N 비트 데이터의 디크리먼트된 데이터로 출력하기 위한 제2 배타적 논리합 수단을 구비하는 것을 특징으로 하는 2의 보수 변환 장치.
  2. 제1항에 있어서, 상기 1의 보수 변환 수단은, 상기 제1 반전 수단, 상기 다수의 제1 논리 연산 수단 및 상기 제2 논리 연산 수단으로부터 각기 출력되는 데이터를 입력받아 반전하기 위한 다수의 제2 반전 수단을 구비하는 것을 특징으로 하는 2의 보수 변환 장치.
  3. 제1항에 있어서, 상기 디크리먼트 수단은, 상기 제1 비트의 데이터를 입력받아 반전하여 상기 제1 비트 데이터의 디크리먼트된 데이터를 출력하기 위한 제1 반전수단; 제2 비트 내지 제N-1 비트의 데이터를 각기 입력받아 디크리먼트 및 반전하여 상기 제2 비트 내지 상기 제N-1 비트 데이터의 2의 보수값을 출력하기 위한 다수의 제1 논리 연산 수단; 및 상기 제N 비트의 데이터를 입력받아 디크리먼트 및 반전하여 상기 제N 비트 데이터의 2의 보수값을 출력하기 위한 제2 논리 연산 수단을 구비하되, 상기 제1 논리 연산 수단은, 입력되는 비트의 이전 비트들의 데이터 및 0 신호를 입력받아 배타적 부정논리합하기 위한 제1 배타적 부정논리합 수단; 및 상기 제1 배타적 부정논리합 수단으로부터의 출력 및 상기 입력되는 비트의 데이터를 입력받아 배타적 부정논리합하기 위한 제2 배타적 부정논리합 수단을 구비하고, 상기 제2 논리 연산 수단은, 상기 제N-1 비트 데이터를 입력받는 상기 제1 논리 연산 수단의 상기 제1 배타적 부정논리합 수단으로부터 출력되는 신호 및 상기 제N-1 비트의 데이터를 입력받아 부정논리합하기 위한 부정논리합 수단; 및 상기 제N 비트 데이터 및 상기 부정논리합 수단으로부터의 출력을 입력받아 배타적 부정논리합하기 위한 제3 배타적 부정논리합 수단을 구비하되, 상기 1의 보수 변환 수단은, 상기 제1 반전 수단으로부터 출력되는 데이터를 입력받아 다시 반전하여 상기 제1 비트의 데이터에 대한 2의 보수값으로 출력하기 위한 제2 반전수단을 구비하는 것을 특징으로 하는 2의 보수 변환 장치.
  4. 제1 내지 제6 비트로 이루어진 입력 데이터를 2의 보수로 변환하여 출력하기 위한 2의 보수 변환 장치에 있어서, 상기 입력 데이터를 받아 병렬로 상기 입력 데이터의 각 비트 데이터를 1만큼 디크리먼트하여 출력하기 위한 디크리먼트 수단; 및 상기 디크리먼트 수단으로부터의 디크리먼트된 데이터를 입력받아 1의 보수로 변환한 다음 상기 입력 데이터에 대한 최종적인 2의 보수값으로 출력하기 위한 1의 보수 변환수단을 구비하되, 상기 디크리먼트 수단은, 상기 제1 비트의 데이터를 입력받아 반전하여 상기 제1 비트 데이터의 디크리먼트된 데이터를 출력하기 위한 제1 반전수단; 제2 비트 내지 제5 비트의 데이터를 각기 입력받아 디크리먼트하여 출력하기 위한 4개의 제1 논리 연산 수단; 및 상기 제6 비트의 데이터를 입력받아 디크리먼트하여 출력하기 위한 제2 논리 연산 수단을 구비하되, 상기 제1 논리 연산 수단은, 입력되는 비트의 이전 비트들의 데이터 및 0 신호를 입력받아 배타적 부정논리합하기 위한 배타적 부정논리합 수단; 및 상기 배타적 부정논리합 수단으로부터의 출력 및 상기 입력되는 비트의 데이터를 입력받아 배타적 논리합 하여 상기 입력되는 비트의 데이터에 대한 디크리먼트된 데이터로 출력하기 위한 제1 배타적 논리합 수단을 구비하며, 상기 제2 논리 연산 수단은, 상기 제5 비트 데이터를 입력받는 상기 제1 논리 연산 수단의 상기 배타적 부정논리합 수단으로부터 출력되는 신호 및 상기 제5 비트의 데이터를 입력받아 부정논리합하기 위한 부정논리합 수단; 및 상기 제6 비트 데이터 및 상기 부정논리합 수단으로부터의 출력을 입력받아 배타적 논리합하여 상기 제6 비트 데이터의 디크리먼트된 데이터로 출력하기 위한 제2 배타적 논리합 수단을 구비하는 것을 특징으로 하는 6비트 데이터에 대한 2의 보수 변환 장치.
  5. 제4항에 있어서, 상기 1의 보수 변환 수단은, 상기 제1 반전 수단, 상기 4개의 제1 논리 연산 수단 및 상기 제2 논리 연산 수단으로부터 각기 출력되는 데이터를 입력받아 반전하기 위한 6개의 제2 반전 수단을 구비하는 것을 특징으로 하는 6비트 데이터에 대한 2의 보수 변환 장치.
  6. 제1 내지 제6비트로 이루어진 입력 데이터를 2의 보수로 변환하여 출력하기 위한 2의 보수 변환 장치에 있어서, 상기 입력 데이터를 받아 병렬로 상기 입력 데이터의 각 비트 데이터를 1만큼 디크리먼트하여 출력하기 위한 디크리먼트 수단; 및 상기 디크리먼트 수단으로부터의 데이터를 입력받아 1의 보수로 변환한 다음 상기 입력 데이터에 대한 최종적인 2의 보수값으로 출력하기 위한 1의 보수 변환 수단을 구비하되, 상기 디크리먼트 수단은, 상기 제1 비트의 데이터를 입력받아 반전하여 상기 제1 비트 데이터의 디크리먼트된 데이터를 출력하기 위한 제1 반전 수단; 제2 비트 내지 제5 비트이 데이터를 각기 입력받아 디크리먼트 및 반전하여 상기 제2 비트 내지 상기 제5 비트 데이터의 2의 보수값을 출력하기 위한 4개의 제1 논리 연산 수단; 및 상기 제6비트의 데이터를 입력받아 디크리먼트 및 반전하여 상기 제6 비트 데이터의 2의 보수값을 출력하기 위한 제2 논리 연산 수단을 구비하되, 상기 제1 논리 연산 수단은, 입력되는 비트의 이전 비트들의 데이터 및 0 신호를 입력받아 배타적 부정논리합하기 위한 제1 배타적 부정논리합 수단; 및 상기 제1 배타적 부정논리합 수단으로부터의 출력 및 상기 입력되는 비트의 데이터를 입력받아 배타적 부정논리합하기 위한 제2 배타적 부정논리합 수단을 구비하며, 상기 제2 논리 연산 수단은, 상기 제5 비트 데이터를 입력받는 상기 제1 논리 연산 수단의 상기 제1 배타적 부정논리합 수단으로부터 출력되는 신호 및 상기 제5 비트이 데이터를 입력받아 부정논리합 하기위한 부정논리합 수단; 및 상기 제6 비트 데이터 및 상기 부정논리합 수단으로부터의 출력을 입력받아 배타적 부정논리합하기 위한 제3 배타적 논리합 수단을 구비하는 것을 특징으로 하는 6비트 데이터에 대한 2의 보수 변환 장치.
  7. 제6항에 있어서, 상기 1의 보수 변환 수단은, 상기 제1 잔전 수단으로부터 출력되는 데이터를 입력받아 다시 반저하여 상기 제1비트 데이터의 2의 보수값으로 출력하기 위한 제2 반전 수단을 구비하는 것을 특징으로 하는 2의 보수 변환 장치.
KR1019950062107A 1995-12-28 1995-12-28 면적 개선을 위한 2의보수 변환 장치 KR100196520B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019950062107A KR100196520B1 (ko) 1995-12-28 1995-12-28 면적 개선을 위한 2의보수 변환 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019950062107A KR100196520B1 (ko) 1995-12-28 1995-12-28 면적 개선을 위한 2의보수 변환 장치

Publications (2)

Publication Number Publication Date
KR970049438A KR970049438A (ko) 1997-07-29
KR100196520B1 true KR100196520B1 (ko) 1999-06-15

Family

ID=19446115

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950062107A KR100196520B1 (ko) 1995-12-28 1995-12-28 면적 개선을 위한 2의보수 변환 장치

Country Status (1)

Country Link
KR (1) KR100196520B1 (ko)

Also Published As

Publication number Publication date
KR970049438A (ko) 1997-07-29

Similar Documents

Publication Publication Date Title
US6820107B1 (en) Square root extraction circuit and floating-point square root extraction device
US5367477A (en) Method and apparatus for performing parallel zero detection in a data processing system
US4878192A (en) Arithmetic processor and divider using redundant signed digit arithmetic
US5181184A (en) Apparatus for multiplying real-time 2's complement code in a digital signal processing system and a method for the same
US4866655A (en) Arithmetic processor and divider using redundant signed digit
KR100196520B1 (ko) 면적 개선을 위한 2의보수 변환 장치
JPH0464091B2 (ko)
US5430669A (en) Apparatus for finding the square root of a number
KR0154934B1 (ko) 개선된 2의 보수회로
US6148318A (en) Square root extraction circuit and floating-point square root extraction device
JPH0528407B2 (ko)
KR100206116B1 (ko) 나머지 계산방법 및 회로
JP3074958B2 (ja) 加算機能付きシリアル乗算器
JP2890412B2 (ja) 符号変換回路
JPS5966790A (ja) 演算回路
KR100226757B1 (ko) 병렬제산 연산장치
KR950015180B1 (ko) 고속연산형 가산기
JPH0253819B2 (ko)
KR0161485B1 (ko) 산술 연산 장치를 이용한 부스 알고리즘 곱셈 연산 장치
JP2681968B2 (ja) 演算処理装置
JP2711487B2 (ja) 固定データ加減算回路
KR100188088B1 (ko) 2진 데이타의 수치연산장치
SU1019441A1 (ru) Двоично-дес тичный сумматор
JPS62221071A (ja) バタフライ演算回路及びそれを用いた高速フ−リエ変換装置
JPH0438520A (ja) ２進数データ変換装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20050124

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee