JPS62154029A - 乗算回路 - Google Patents
乗算回路Info
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- JPS62154029A JPS62154029A JP60292642A JP29264285A JPS62154029A JP S62154029 A JPS62154029 A JP S62154029A JP 60292642 A JP60292642 A JP 60292642A JP 29264285 A JP29264285 A JP 29264285A JP S62154029 A JPS62154029 A JP S62154029A
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- Japan
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- multiplicand
- complement
- circuit
- decoder
- control signal
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
どの発明は、デジタル回路技術さらＫは数値演算用のデ
ジタル回路に適用しｃ＃ｆに有効な技術に関するもので
、例えば並列型の乗算回路に利用して有効な技術に関す
るものである。
ジタル回路に適用しｃ＃ｆに有効な技術に関するもので
、例えば並列型の乗算回路に利用して有効な技術に関す
るものである。
２進符号で表される数値の乗算を高速に行う手段として
は、例えば、日経マグロウヒル社刊行「日経エレクトロ
ニクス１９８４年２月２７日号」９２〜９４頁（ＮＥレ
ポート）に記載されているように、ブース（Ｂｏｏｔｈ
）−ワーレンス（Ｗａｌｆｅｎｃｅ ）の方式を用い
たものがある。この方式では、乗数と被乗数の部分積を
加算することによって全体の積を得る。部分積の生成に
は、いわゆるブース（Ｂｏｏｔｈ ）のフルゴリズが用
いられる。また、部分積の加算には、いわゆるワーレン
ス（Ｗ−ａｌｌｅｎｃｅ ）のトリ一方式が用いられる
。これにより、乗算処理を並列的に高速に行わせること
ができる。
は、例えば、日経マグロウヒル社刊行「日経エレクトロ
ニクス１９８４年２月２７日号」９２〜９４頁（ＮＥレ
ポート）に記載されているように、ブース（Ｂｏｏｔｈ
）−ワーレンス（Ｗａｌｆｅｎｃｅ ）の方式を用い
たものがある。この方式では、乗数と被乗数の部分積を
加算することによって全体の積を得る。部分積の生成に
は、いわゆるブース（Ｂｏｏｔｈ ）のフルゴリズが用
いられる。また、部分積の加算には、いわゆるワーレン
ス（Ｗ−ａｌｌｅｎｃｅ ）のトリ一方式が用いられる
。これにより、乗算処理を並列的に高速に行わせること
ができる。
第３図は、上記方式による並列型の乗算回路の構成例を
示す。
示す。
同図に示す乗算回路は、２進８ビｙ ） （Ｙ １〜Ｙ
８）の乗算数Ｙによって動作するように構成され、デコ
ーダＩＡ、ＩＢ、ＩＣ，ＩＤ、論理演算回路２Ａ、２Ｂ
、２Ｃ，２Ｄ、および加算回路３を有する。デコーダＩ
Ａ、ＩＢ、ｉｃ 、ＩＤと論理演算回路２Ａ、２Ｂ、２
Ｃ，２Ｄは、ブース（Ｂｏｏｔｈ ）のアルゴリズムに
したがって乗数Ｙと波乗ａＸとの１ｌｌ（ＡＸ 、ＢＸ
、ＣＸ 、ＤＸ）を演算する。加算回路３は、その部分
積（ＡＸ。
８）の乗算数Ｙによって動作するように構成され、デコ
ーダＩＡ、ＩＢ、ＩＣ，ＩＤ、論理演算回路２Ａ、２Ｂ
、２Ｃ，２Ｄ、および加算回路３を有する。デコーダＩ
Ａ、ＩＢ、ｉｃ 、ＩＤと論理演算回路２Ａ、２Ｂ、２
Ｃ，２Ｄは、ブース（Ｂｏｏｔｈ ）のアルゴリズムに
したがって乗数Ｙと波乗ａＸとの１ｌｌ（ＡＸ 、ＢＸ
、ＣＸ 、ＤＸ）を演算する。加算回路３は、その部分
積（ＡＸ。
ＢＸ、ＣＸ、ＤＸ）Ｙワーｖ ７ ス（Ｗａ ｌ ｆｅ
ｎｃｅ ）のトリ一方式にしたがって加算する。これに
より、乗数Ｙと被乗数Ｘとの積ＸＹすなわち乗算結果が
加算回路３から出力されるようになっている。
ｎｃｅ ）のトリ一方式にしたがって加算する。これに
より、乗数Ｙと被乗数Ｘとの積ＸＹすなわち乗算結果が
加算回路３から出力されるようになっている。
デコーダＩＡ、ＩＢ 、ＩＣ，１０は、２進符号で表さ
れる８桁の乗算数Ｙ（Ｙｌ〜Ｙ８）を桁順位によって３
桁ずつ４つに振り分けてなる複数の仮数値Ａ（０，Ｙｌ
、Ｙ２）、Ｂ（Ｙ２ 、Ｙ３ 。
れる８桁の乗算数Ｙ（Ｙｌ〜Ｙ８）を桁順位によって３
桁ずつ４つに振り分けてなる複数の仮数値Ａ（０，Ｙｌ
、Ｙ２）、Ｂ（Ｙ２ 、Ｙ３ 。
Ｙ４）、Ｃ（Ｙ４．Ｙ５．Ｙ６）、Ｃ（Ｙ６゜Ｙ７．Ｙ
８）に基づいて、それぞれに制御信号（：１．Ｃ２，Ｃ
３？：生成する。
８）に基づいて、それぞれに制御信号（：１．Ｃ２，Ｃ
３？：生成する。
論理演算回路２Ａ、２Ｂ、２Ｃ，２Ｄは上記デコーダＩ
Ａ、ＩＢ、ｔｃ、ＩＤに対応して設けられている。各論
理演算回路２Ａ、２Ｂ、２Ｃ。
Ａ、ＩＢ、ｔｃ、ＩＤに対応して設けられている。各論
理演算回路２Ａ、２Ｂ、２Ｃ。
２Ｄはそれぞれ、排他的論理和などの多数の基本的論理
ゲートによって構成され、２進符号で表される被乗算数
Ｘに、上記デコーダＩＡ、ＩＢ。
ゲートによって構成され、２進符号で表される被乗算数
Ｘに、上記デコーダＩＡ、ＩＢ。
ＩＣ，ＩＤによって生成された制御信号Ｃ１゜ｃ２．ｃ
３に基づく論理操作を各デコーダごとにそれぞれに実行
する。
３に基づく論理操作を各デコーダごとにそれぞれに実行
する。
加算回路３は、デジタル論理回路による加算回路であっ
て、各論理演算回路２Ａ、２Ｂ、２Ｃ。
て、各論理演算回路２Ａ、２Ｂ、２Ｃ。
２Ｄの出力数値すなわち部分積（ＡＸ、ＢＸ。
ＣＸ、ＤＸ）ｆｔ、それぞれの桁位置による重みｔ付け
ながら互いに加算する。
ながら互いに加算する。
ここで、上記論理演算回路２Ａ、２Ｂ・２Ｃ・２Ｄには
それぞれ、被乗数Ｘの値に拘わらす０値を出力する動作
モード、被乗数ＸＹそのまま出力する動作モード、被乗
数Ｘ？：上位桁側にシフトさせる動作モード、被乗数Ｘ
の１の補数をとる動作モード、および被乗数Ｘの２の補
数をとる動作モードがある。これらの動作モードのうち
、どの動作モードが実行されるかは、上記デコーダＩＡ
。
それぞれ、被乗数Ｘの値に拘わらす０値を出力する動作
モード、被乗数ＸＹそのまま出力する動作モード、被乗
数Ｘ？：上位桁側にシフトさせる動作モード、被乗数Ｘ
の１の補数をとる動作モード、および被乗数Ｘの２の補
数をとる動作モードがある。これらの動作モードのうち
、どの動作モードが実行されるかは、上記デコーダＩＡ
。
ＩＢ、ＩＣ，１０から出力される制御信号ＣＩ。
Ｃ２，Ｃ３によって定められる。さらに、その制御信号
ＣＩ 、Ｃ２，Ｃ３は、乗数Ｙを振り分けてなる複数の
仮数値Ａ（０，Ｙｌ、Ｙ２）、Ｂ（Ｙ２、Ｙ３．Ｙ４）
、Ｃ（Ｙ４．Ｙ５．Ｙ６）、Ｃ（Ｙ６．Ｙ７．Ｙ８）に
基づいて発せられる。このように、上記仮数値Ａ（０，
Ｙｌ、Ｙ２）Ｂ（Ｙ２．Ｙ３．Ｙ４）、Ｃ（Ｙ４．Ｙ５
．Ｙ６）、Ｃ（Ｙ６．Ｙ７．Ｙ８）に応じて上述した動
作モードが適宜実行されることにより、各論理演算回路
２Ａ、２Ｂ 、２Ｃ，２Ｄから乗数Ｙと被乗数Ｘとの部
分積（ＡＸ、ＢＸ、ＣＸ、ＤＸ）がそれぞれ出力される
よう罠なっている。そして、この部分積（ＡＸ、ＢＸ、
ＣＸ、ＤＸ）ｆｔ、加算回路３にて、ワーレンス（Ｗａ
ｌｌｅｎｃｅ ）のトリ一方式にしたがって加算するこ
とにより、乗算数Ｙと被乗算数Ｘとの積（ｘｙ）が得ら
れるようになっている。
ＣＩ 、Ｃ２，Ｃ３は、乗数Ｙを振り分けてなる複数の
仮数値Ａ（０，Ｙｌ、Ｙ２）、Ｂ（Ｙ２、Ｙ３．Ｙ４）
、Ｃ（Ｙ４．Ｙ５．Ｙ６）、Ｃ（Ｙ６．Ｙ７．Ｙ８）に
基づいて発せられる。このように、上記仮数値Ａ（０，
Ｙｌ、Ｙ２）Ｂ（Ｙ２．Ｙ３．Ｙ４）、Ｃ（Ｙ４．Ｙ５
．Ｙ６）、Ｃ（Ｙ６．Ｙ７．Ｙ８）に応じて上述した動
作モードが適宜実行されることにより、各論理演算回路
２Ａ、２Ｂ 、２Ｃ，２Ｄから乗数Ｙと被乗数Ｘとの部
分積（ＡＸ、ＢＸ、ＣＸ、ＤＸ）がそれぞれ出力される
よう罠なっている。そして、この部分積（ＡＸ、ＢＸ、
ＣＸ、ＤＸ）ｆｔ、加算回路３にて、ワーレンス（Ｗａ
ｌｌｅｎｃｅ ）のトリ一方式にしたがって加算するこ
とにより、乗算数Ｙと被乗算数Ｘとの積（ｘｙ）が得ら
れるようになっている。
以上のようにして、２進符号で表される２つの乗数Ｘと
１’並列的に乗算処理することができるようになってい
る。
１’並列的に乗算処理することができるようになってい
る。
しかしながら、上述した乗算回路では、次のような問題
点のあることが本発明者らによって明らかとされた。
点のあることが本発明者らによって明らかとされた。
すなわち、上記乗算回路中にて、ブース（Ｂｏｏ−ｔｈ
）のアルゴリズムを実行する部分である論理演算回路
２Ａ、２Ｂ、２Ｃ，２Ｄには、デコーダＩＡ、ＩＢ、Ｉ
Ｃ，１０かもの指令に応じて被乗数Ｘの２の補数をとる
論理機能が設けられている。
）のアルゴリズムを実行する部分である論理演算回路
２Ａ、２Ｂ、２Ｃ，２Ｄには、デコーダＩＡ、ＩＢ、Ｉ
Ｃ，１０かもの指令に応じて被乗数Ｘの２の補数をとる
論理機能が設けられている。
ところが、この被乗数Ｘの２の補数をとる論理機能は、
他の論理機能、例えば被乗数Ｘの１の補数をとる論理機
能に比べてかなり複雑であって、他の機能部分よりも多
くの論理回路が使用されている。これに伴い、被乗数Ｘ
の２の補数をとるための論理処理動作も、他の論理処理
動作よりもかなり遅い。このため、他の論理機能の実行
速度がいかに速くとも、全体の動作速度は、その２の補
数をとるための論理処理動作の速度に制限されて遅くせ
ざるを得なくなっている。
他の論理機能、例えば被乗数Ｘの１の補数をとる論理機
能に比べてかなり複雑であって、他の機能部分よりも多
くの論理回路が使用されている。これに伴い、被乗数Ｘ
の２の補数をとるための論理処理動作も、他の論理処理
動作よりもかなり遅い。このため、他の論理機能の実行
速度がいかに速くとも、全体の動作速度は、その２の補
数をとるための論理処理動作の速度に制限されて遅くせ
ざるを得なくなっている。
以上のように、この種の並列型の乗算回路では、上記論
理演算回路において行われる被乗数Ｘの２の補数をとる
処理動作が、乗算回路全体の動作速度の向上を制約する
上で犬ざな阻害装置になっている、ということが本発明
者らによって明らかとされた。
理演算回路において行われる被乗数Ｘの２の補数をとる
処理動作が、乗算回路全体の動作速度の向上を制約する
上で犬ざな阻害装置になっている、ということが本発明
者らによって明らかとされた。
この発明の目的は、ブース（Ｂｏｏｔｈ）の部分積を求
めろ論理演算回路において、被乗数の２の補数をとるた
めの論理機能を設けることを不要にし、これによって回
路構成の簡略化とともに、ブース（Ｂｏｏｔｈ ）−ワ
ーレンス（Ｗａｌｌｅｎｃｅ ）方式による乗算回路全
体の動作速度の大幅な向上を可能にするデジタル回路技
術を提供することにある。
めろ論理演算回路において、被乗数の２の補数をとるた
めの論理機能を設けることを不要にし、これによって回
路構成の簡略化とともに、ブース（Ｂｏｏｔｈ ）−ワ
ーレンス（Ｗａｌｌｅｎｃｅ ）方式による乗算回路全
体の動作速度の大幅な向上を可能にするデジタル回路技
術を提供することにある。
この発明の帥記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添付図面から明らかに
なるであろう。
ついては、本明細書の記述および添付図面から明らかに
なるであろう。
本願において開示される発明のうち代表的なものを簡単
に説明すれば、下記のとおりである。
に説明すれば、下記のとおりである。
すなわち、ブース（Ｂｏｏｔｈ ）−ワーレンス（Ｗ−
ａｌｌｅｎｃｅ ）方式による乗算回路にあって、被乗
数の２の補数をとる動作を行うに際し、部分積を求める
ブース（Ｂｏｏｔｈ ）のアルゴリズムにて１の補数を
とるとともに、ワーレンス（Ｗａｌｌｅｎｃｅ ）の加
算トリーにて１？：加算することにより、結果的に２の
補数をとったのと同じ効果が得られるようにし、これに
より部分積を求める部分にて被乗数の２の補数をとるこ
とを不要にして、部分積を求める部分の論理回路構成を
簡略化するとともに、乗算回路全体の動作速度の大幅な
向上を可能にする、という目的を達成するものである。
ａｌｌｅｎｃｅ ）方式による乗算回路にあって、被乗
数の２の補数をとる動作を行うに際し、部分積を求める
ブース（Ｂｏｏｔｈ ）のアルゴリズムにて１の補数を
とるとともに、ワーレンス（Ｗａｌｌｅｎｃｅ ）の加
算トリーにて１？：加算することにより、結果的に２の
補数をとったのと同じ効果が得られるようにし、これに
より部分積を求める部分にて被乗数の２の補数をとるこ
とを不要にして、部分積を求める部分の論理回路構成を
簡略化するとともに、乗算回路全体の動作速度の大幅な
向上を可能にする、という目的を達成するものである。
以下、この発明の代表的な実施例を図面を参照しながら
説明する。
説明する。
なお、図面において同一符号は同一あるいは相当部分を
示す。
示す。
第１図はこの発明による乗算回路の一実施例を示す０
同図に示す乗算回路は、ブース（Ｂｏｏｔｈ ）−ワー
レンス（Ｗａｌｌｅｎｃｅ ）の方式を用いた並列型の
乗算回路であって、その基本的な構成については前述し
たものとほば同様である。
レンス（Ｗａｌｌｅｎｃｅ ）の方式を用いた並列型の
乗算回路であって、その基本的な構成については前述し
たものとほば同様である。
すなわち、同図に示す実施例の乗算回路は、２進８ピツ
）（Ｙｌ〜Ｙ８）の乗算数Ｙによって動作するように構
成され、デコーダＩＡ、ＩＢ。
）（Ｙｌ〜Ｙ８）の乗算数Ｙによって動作するように構
成され、デコーダＩＡ、ＩＢ。
ＩＣ，１０、論理演算回路２Ａ、２Ｂ、２Ｃ。
２Ｄ、および加算回路３を有する。
デコーダＩＡ、ＩＢ、ＩＣ，ＩＤは、２進符号で表され
る８桁の乗算数Ｙ（Ｙｌ〜Ｙ８）を桁鷹位によっ曵３桁
ずつ４つに振り分けてなる複数の仮数値Ａ（０、Ｙｌ
、Ｙ２）、Ｂ（Ｙ２．Ｙ３゜Ｙ４）、Ｃ（Ｙ４．Ｙ５．
Ｙ６）、Ｃ（Ｙ６ 。
る８桁の乗算数Ｙ（Ｙｌ〜Ｙ８）を桁鷹位によっ曵３桁
ずつ４つに振り分けてなる複数の仮数値Ａ（０、Ｙｌ
、Ｙ２）、Ｂ（Ｙ２．Ｙ３゜Ｙ４）、Ｃ（Ｙ４．Ｙ５．
Ｙ６）、Ｃ（Ｙ６ 。
Ｙ７ 、 Ｙ８ ）に基づいて、それぞれに制御信号ｃ
１．ｃ２．ｃ３を生成する。
１．ｃ２．ｃ３を生成する。
論理演算回路２Ａ、２Ｂ 、２Ｃ，２Ｄは上記デコーダ
ＩＡ、ＩＢ１．ＩＣ，ＩＤに対応して設けられている。
ＩＡ、ＩＢ１．ＩＣ，ＩＤに対応して設けられている。
各論理演算回路２Ａ 、 ２Ｂ 、 ２Ｃ。
２Ｄはそれぞれ、排他的論理和などの多数の基本的論理
ゲートによって構成され、２進符号で表される被乗算数
Ｘに対して、上記デコーダＩＡ。
ゲートによって構成され、２進符号で表される被乗算数
Ｘに対して、上記デコーダＩＡ。
ＩＢ、ＩＣ，ＩＤによって生成された制御信号ＣＩ、Ｃ
２，Ｃ３に基づく論理操作を各デコーダごとにそれぞれ
に実行する。
２，Ｃ３に基づく論理操作を各デコーダごとにそれぞれ
に実行する。
加算回路３は、デジタル論理回路による加算回路であっ
て、各論理演算回路２Ａ、２Ｂ 、２Ｃ。
て、各論理演算回路２Ａ、２Ｂ 、２Ｃ。
２Ｄの出力（ＡＸ’、 ＢＸ’、 ＣＸ’、 ＤＸ’）
？：、それぞれの桁位置による重みを付けながら互い
に加算する。
？：、それぞれの桁位置による重みを付けながら互い
に加算する。
ここで、第１図に示した乗算回路が第３図に示したもの
と相違するところは、上記論理演算回路２Ａ、２Ｂ、２
Ｃ，２Ｄには、被乗数Ｘの２の補数をとる論理機能が省
かれていることである。つまり、上記論理演算回路２Ａ
、２Ｂ 、２Ｃ，２ＤＫはそれぞれ、被乗数Ｘの値に拘
わらす。ｉ’ｖ出力する機能、被乗数Ｘをそのまま出力
する機能、被乗数Ｘを上位桁側にシフトさせる機能、被
乗数Ｘの１の補数をとる機能はあるが、被乗数Ｘの２の
補数をとる機能はない。
と相違するところは、上記論理演算回路２Ａ、２Ｂ、２
Ｃ，２Ｄには、被乗数Ｘの２の補数をとる論理機能が省
かれていることである。つまり、上記論理演算回路２Ａ
、２Ｂ 、２Ｃ，２ＤＫはそれぞれ、被乗数Ｘの値に拘
わらす。ｉ’ｖ出力する機能、被乗数Ｘをそのまま出力
する機能、被乗数Ｘを上位桁側にシフトさせる機能、被
乗数Ｘの１の補数をとる機能はあるが、被乗数Ｘの２の
補数をとる機能はない。
その代わり、上記論理演算回路２Ａ、２Ｂ。
２Ｃ，２Ｄは、被乗数Ｘの２の補数をとる指令がデコー
ダＩＡ、ＩＢ、ＩＣ，ＩＤから発せられた場合に、被乗
数Ｘの１の補数をとるように構成されている。これとと
もに、デコーダＩＡ、ＩＢ。
ダＩＡ、ＩＢ、ＩＣ，ＩＤから発せられた場合に、被乗
数Ｘの１の補数をとるように構成されている。これとと
もに、デコーダＩＡ、ＩＢ。
ＩＣ，ＩＤから被乗数Ｘの２の補数をとる指令が発せら
れると、この指令が、被乗数Ｘの１の補数に１ｆｔ加算
する加算データとして加算回路３に直接入力されるよう
になっている。
れると、この指令が、被乗数Ｘの１の補数に１ｆｔ加算
する加算データとして加算回路３に直接入力されるよう
になっている。
第１図において、各デコーダＩＡ、ＩＢ、ＩＣ。
ＩＤからそれぞれに生成され制御信号ＣＩ、Ｃ２゜Ｃ３
のうち、Ｃ１は２の補数をとることを指令する制御信号
を示す。この信号Ｃ１が能動化（′１″）すると、対応
する論理演算回路２Ａ、２Ｂ、２Ｃ。
のうち、Ｃ１は２の補数をとることを指令する制御信号
を示す。この信号Ｃ１が能動化（′１″）すると、対応
する論理演算回路２Ａ、２Ｂ、２Ｃ。
２Ｄでは被乗数Ｘの１の補数をとる動作を行う。
これとともに、加算回路３では、すべての論理演算回路
２Ａ、２Ｂ、２Ｃ，２Ｄからの出力（ＡＸ。
２Ａ、２Ｂ、２Ｃ，２Ｄからの出力（ＡＸ。
Ｂ Ｘ’、 ＣＸ’、 Ｄ Ｘ’） Ｙワーレｙ ス（
Ｗａ Ｉ １ｅｎｃｅ ）のトリ一方式にしたがって加
算するとともに、上記信号Ｃ１が能動化（′１″）した
ところの出力については、その出力に１を加算する。こ
のようにして、被乗数Ｘの１の補数に１を加算する操作
を行ったものは、結果的に被乗数Ｘの２の補数と等価に
なる。この結果、加算回路３からは、乗算数Ｙと被乗算
数Ｙから作られる部分積（ＡＸ。
Ｗａ Ｉ １ｅｎｃｅ ）のトリ一方式にしたがって加
算するとともに、上記信号Ｃ１が能動化（′１″）した
ところの出力については、その出力に１を加算する。こ
のようにして、被乗数Ｘの１の補数に１を加算する操作
を行ったものは、結果的に被乗数Ｘの２の補数と等価に
なる。この結果、加算回路３からは、乗算数Ｙと被乗算
数Ｙから作られる部分積（ＡＸ。
ＢＸ、ＣＸ、ＤＸ）を加算したのと等価な積ＸＹが出力
されるようになる。
されるようになる。
第２図は、上記加算回路３内の構成を示す。
同図に示すように、加算回路３は、部分積（ＡＸ、ＢＸ
、ＣＸ、ＤＸ）を演算するために互いに同じビット長の
演算領域３Ａ、３Ｂ、３Ｃ。
、ＣＸ、ＤＸ）を演算するために互いに同じビット長の
演算領域３Ａ、３Ｂ、３Ｃ。
３Ｄ、３Ｅ、３Ｆ＆有する。そのうち、入力用の演算領
域３Ａ、３Ｂ 、３Ｃ，３Ｄ、３Ｅには、上記論理演算
回路２Ａ、２Ｂ、２Ｃ，２Ｄの出力（Ａ Ｘ’、 Ｂ
Ｘ’、 ＣＸ’、 Ｄ Ｘ’）および上記デコーダＩＡ
、ＩＢ、ＩＣ，ＩＤからの２の補数をとるための制御信
号Ｃ１がそれぞれ加算データとして入力されるようにな
っている。そして、これらの入力加算データの総和が出
力用の演算領域３Ｆから乗算出力として取り出されるよ
うになっている。
域３Ａ、３Ｂ 、３Ｃ，３Ｄ、３Ｅには、上記論理演算
回路２Ａ、２Ｂ、２Ｃ，２Ｄの出力（Ａ Ｘ’、 Ｂ
Ｘ’、 ＣＸ’、 Ｄ Ｘ’）および上記デコーダＩＡ
、ＩＢ、ＩＣ，ＩＤからの２の補数をとるための制御信
号Ｃ１がそれぞれ加算データとして入力されるようにな
っている。そして、これらの入力加算データの総和が出
力用の演算領域３Ｆから乗算出力として取り出されるよ
うになっている。
以上のように、Ｘの２の補数がＸの１の補数に１を加算
したものと等価であるという関係に着目し、２の補数を
とる指令があったとぎに、部分積を求めるブース（Ｂｏ
ｏｔｈ ）のアルゴリズムにて１の補数をとるとともに
、ワーレンス（Ｗａ ｌ １ｅｎｃｅ ）の加算トリー
に′″Ｃ１を加算するように構成したことにより、結果
的に２の補数をとったのと同じ効果が得られるようＫな
り、これにより部分積を求める部分にて被乗数の２の補
数をとることが不要にたって、部分積を求める部分の論
理回路構成が簡略化されるとともに、乗算回路全体の動
作速度の大幅な向上が可能になる。
したものと等価であるという関係に着目し、２の補数を
とる指令があったとぎに、部分積を求めるブース（Ｂｏ
ｏｔｈ ）のアルゴリズムにて１の補数をとるとともに
、ワーレンス（Ｗａ ｌ １ｅｎｃｅ ）の加算トリー
に′″Ｃ１を加算するように構成したことにより、結果
的に２の補数をとったのと同じ効果が得られるようＫな
り、これにより部分積を求める部分にて被乗数の２の補
数をとることが不要にたって、部分積を求める部分の論
理回路構成が簡略化されるとともに、乗算回路全体の動
作速度の大幅な向上が可能になる。
（１１ブース（Ｂｏｏｔｈ ）−ワーレンス（Ｗａｌｌ
ｅｎｃｅ ）方式による乗算回路にあって、２の補数を
とる指令があったとぎに、部分積を求めるブース（Ｂｏ
ｏ−ｔｈ ）のアルゴリズムにて１の補数をとるとと
もに、ワーレンス（Ｗａ ｌ Ｉｅｎｃｅ ）の加算ト
リーにて１を加算する構成により、結果的に２の補数を
とったのと同じ効果が得られるようになり、これにより
部分積を求める部分にて被乗数の２の補数をとることが
不要になって、部分積を求める部分の論理回路構成が簡
略化されるとともに、乗算回路全体の動作速度の大幅な
向上が可能になる、という効果が得られる。
ｅｎｃｅ ）方式による乗算回路にあって、２の補数を
とる指令があったとぎに、部分積を求めるブース（Ｂｏ
ｏ−ｔｈ ）のアルゴリズムにて１の補数をとるとと
もに、ワーレンス（Ｗａ ｌ Ｉｅｎｃｅ ）の加算ト
リーにて１を加算する構成により、結果的に２の補数を
とったのと同じ効果が得られるようになり、これにより
部分積を求める部分にて被乗数の２の補数をとることが
不要になって、部分積を求める部分の論理回路構成が簡
略化されるとともに、乗算回路全体の動作速度の大幅な
向上が可能になる、という効果が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、上記乗算数Ｙ
は８ビツト以外の２進数値であってもよい。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、上記乗算数Ｙ
は８ビツト以外の２進数値であってもよい。
以上、本発明によってなされた発明をその背景となった
利用分野である数値演算処理用の並列型乗算回路の技術
に適用した場合について説明したが、それに限定される
ものではなく、例えばマイクロ・コンピュータなどによ
って実行される乗算プログラムのアルゴリズムなどにも
適用できる。
利用分野である数値演算処理用の並列型乗算回路の技術
に適用した場合について説明したが、それに限定される
ものではなく、例えばマイクロ・コンピュータなどによ
って実行される乗算プログラムのアルゴリズムなどにも
適用できる。
第１図はこの発明が適用された乗算回路の一実施例を示
すブロック図、 第２図は加算回路の部分を示す回路図、第３図はこの発
明以前に検討された乗算回路の構成例を示すブロック図
である。 Ｙ・・・乗数、Ｙ・・・被乗数、ＩＡ、ＩＢ、ＩＣ。 ＩＤ・・・ブース（Ｂｏｏｔｈ ）のアルゴリズムを実
行するためのデコーダ、２Ａ、２Ｂ、２Ｃ，２Ｄ・・・
ブース（Ｂｏｏｔｈ ）のアルゴリズムを実行するため
の論理演算回路、３・・・ワーレンス（Ｗａ ｌ ｆｅ
ｎｃｅ ）のトリ一方式による加算を行う加算回路、Ａ
Ｘ。 ＢＸ、ＣＸ、ＤＸ・・・部分積、Ｃ１・・・被乗数の２
の補数をとることを指令する制御信号。
すブロック図、 第２図は加算回路の部分を示す回路図、第３図はこの発
明以前に検討された乗算回路の構成例を示すブロック図
である。 Ｙ・・・乗数、Ｙ・・・被乗数、ＩＡ、ＩＢ、ＩＣ。 ＩＤ・・・ブース（Ｂｏｏｔｈ ）のアルゴリズムを実
行するためのデコーダ、２Ａ、２Ｂ、２Ｃ，２Ｄ・・・
ブース（Ｂｏｏｔｈ ）のアルゴリズムを実行するため
の論理演算回路、３・・・ワーレンス（Ｗａ ｌ ｆｅ
ｎｃｅ ）のトリ一方式による加算を行う加算回路、Ａ
Ｘ。 ＢＸ、ＣＸ、ＤＸ・・・部分積、Ｃ１・・・被乗数の２
の補数をとることを指令する制御信号。
Claims (1)
- 【特許請求の範囲】 １、２進符号で表される複数桁の乗算数を桁順位によっ
て振り分けてなる複数の仮数値に基づいてそれぞれに制
御信号を生成する複数のデコーダと、上記複数のデコー
ダに対応して設けられ、２進符号で表される被乗算数に
、上記デコーダによって生成された制御信号に基づく論
理操作を各デコーダごとにそれぞれに施す複数の論理演
算回路と、各論理演算回路の出力数値をそれぞれの桁位
置による重付けを行いながら互いに加算する加算回路と
を有する並列処理型の乗算回路であって、上記デコーダ
から被乗算数の２の補数をとる論理操作を指令する制御
信号が発せられたときに、この制御信号に対応して被乗
数の１の補数をとる論理操作を行うように上記論理演算
回路を構成するとともに、このときの制御信号を上記加
算回路に１の加算データとして直接入力させるようにし
たことを特徴とする乗算回路。 ２、上記論理演算回路は、上記デコーダからの制御信号
に基づいて、被乗数の値に拘わらず０値を出力する動作
、被乗数をそのまま出力する動作、被乗数を桁上げ方向
にシフトさせる動作、被乗数の１の補数をとる動作を行
うとともに、上記デコーダからの制御信号が被乗数の２
の補数をとることを指令したときに、被乗数の１の補数
をとる動作を行うように構成されていることを特徴とす
る特許請求の範囲第１項記載の乗算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60292642A JPS62154029A (ja) | 1985-12-27 | 1985-12-27 | 乗算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60292642A JPS62154029A (ja) | 1985-12-27 | 1985-12-27 | 乗算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62154029A true JPS62154029A (ja) | 1987-07-09 |
Family
ID=17784426
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60292642A Pending JPS62154029A (ja) | 1985-12-27 | 1985-12-27 | 乗算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62154029A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0332212A (ja) * | 1989-06-29 | 1991-02-12 | Mitsubishi Electric Corp | 乗算用信号処理回路 |
| US5748517A (en) * | 1995-02-24 | 1998-05-05 | Mitsubishi Denki Kabushiki Kaisha | Multiplier circuit |
| US5781462A (en) * | 1994-11-29 | 1998-07-14 | Mitsubishi Denki Kabushiki Kaisha | Multiplier circuitry with improved storage and transfer of booth control coefficients |
| US7564971B2 (en) | 2003-03-14 | 2009-07-21 | Samsung Electronics Co., Ltd. | Apparatus and method for performing Montgomery type modular multiplication |
-
1985
- 1985-12-27 JP JP60292642A patent/JPS62154029A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0332212A (ja) * | 1989-06-29 | 1991-02-12 | Mitsubishi Electric Corp | 乗算用信号処理回路 |
| US5781462A (en) * | 1994-11-29 | 1998-07-14 | Mitsubishi Denki Kabushiki Kaisha | Multiplier circuitry with improved storage and transfer of booth control coefficients |
| US5748517A (en) * | 1995-02-24 | 1998-05-05 | Mitsubishi Denki Kabushiki Kaisha | Multiplier circuit |
| US7564971B2 (en) | 2003-03-14 | 2009-07-21 | Samsung Electronics Co., Ltd. | Apparatus and method for performing Montgomery type modular multiplication |
| US8209369B2 (en) | 2003-03-14 | 2012-06-26 | Samsung Electronics Co., Ltd. | Signal processing apparatus and method for performing modular multiplication in an electronic device, and smart card using the same |
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