JPH0332212A - 乗算用信号処理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用性！ｌ’ｌ’　］ この発明は乗算用信号処理回路に関し、特にデジタル信
号の乗算とデジタル信号からアナログ信号へ変換を同時
に行なう信号変換手段を備えた、集積回路化に適した乗
算用信号処理回路の構成に関する。より特定的には、こ
の発明は高集積化に適したデジタルフィルタの構成に関
する。

［従来の技術］ 近年、様々な分野で、従来アナログ的に行なわれていた
信号処理をデジタル的に行なうようになってきている。

このようなデジタル信号処理手法の１つに、デジタルフ
ィルタと呼ばれる回路構成がある。昂９図に、従来のデ
ジタルフィルタを用いた信号処理系統の構成を概略的に
示す。

第９図を参照して、信号処理回路は、デジタルフィルタ
１１と、デジタル信号をアナログ信号に変換するＤ／Ａ
変換器１２とを含む。デジタルフィルタ１１は、所定の
周期でサンプリングされたデジタル信号を入力端子１を
介して受け、かつフィルタの特性を決定するデジタル信
号Ｃを入力端子２を介して受ける。デジタルフィルタ］
］は、入力端子１からのデジタル信号Ｘを受け、デジタ
ル信号Ｃか決定するフィルタ特性に従ってこのデジタル
信号Ｘを記した後、Ｄ／Ａ変換器１２へ出力する。

Ｄ／Ａ変換器１２は、デジタルフィルタ１１からのデジ
タル信号をアナログ信号に変換した後出力端子３から出
力信号Ｉとして出力する。

第９図のデジタルフィルタ１１の具体的構成の一例を第
１０図に示す。第１０図に示すフィルタ構成は、一般に
ＦＩＲ（有限インパルス応答）型デジタルフィルタとし
て知られている。第１０図を参照して、デジタルフィル
タは、３段の縦続接続された遅延回路４ａ、４ｂおよび
４ｃと、人力信号Ｘと各遅延回路４ａ〜４ｃ出力をそれ
ぞれ対応の乗数係数Ｃａ　−Ｃｄと乗算して出力する乗
算器１３ａ、１３ｂ、１３ｃおよび１３ｄと乗算器１３
ａ〜１３ｄ出力を加算する加算器１４とから構成される
。遅延回路４ａ〜４ｃの各々は、図示しないクロック発
生器からのクロック信号に応答して与えられた信号を所
定期間遅延して出力する。

乗算器１．３　ａは入力端子１ａからのデジタル信号Ｘ
と乗算係数Ｃａとを乗算して出力する。乗算器］、　３
　ｂは遅延回路４ａ出力と乗算係数ｃｂとを乗算して出
力する。乗算器１３ｃは遅延回路４ｂ出力と乗算係数Ｃ
ｃとを乗算して出力する。乗算器１３ｄは遅延回路４ｃ
出力と乗数係数Ｃｄとを乗算して出力する。加算器１４
からデジタル出カ信号Ｙが出力される。

乗算器１３ａ〜１３ｄの各々へは端子２ａ　　２ｂ、２
ｃおよび２ｄを介してそれぞれ乗算係数Ｃａ、Ｃｂ、Ｃ
ｃおよびＣｄがちぇられる。この乗算係数（デジタル伝
号）Ｃａ、Ｃｂ、ＣｃおよびＣｄの値を換えることによ
り各乗算器１．３　ａ〜１３ｄにおける乗算値か異なり
、これによりデジタルフィルタ］］の特性を変化させる
ことかできる。

［発明が解決しようとする課題］ 従来アナログフィルタで行なわれていた各種の信号処理
をデジタルフィルタを用いて処理する場合、第９図に示
すように、デジタルフィルタの出力をＤ／Ａｉ換器を通
してアナログ信号に変換することか必要になる。このＤ
／Ａ変換器は、通常、デジタルフィルタとは別のチップ
上に構成されており、そのため信号処理回路装置が大型
化するという問題点がある。

また、従来のデジタルフィルタはその一例を第１０図に
示すように、遅延回路、乗算器および加算器を用いて構
成されている。この場合、高速のデジタルフィルタを実
現するためには、乗算器を高速化する必要がある。しか
しながら、これらの乗算器は通常、全加算器を用いて構
成されているため、次段へ桁上げを伝達するためにリッ
プルキャリー等を発生する必要があり、このため桁上げ
遅延が発生し、またこのような桁上げを生じさせるため
には信号の最大伝搬経路が長くなり、これにより乗算器
における演算速度が遅くなるという問題がある。このよ
うな問題は、処理すべきデジタル信号のビット長が長く
なるほど顕著なものとなる。

また、デジタルフィルタの乗算係数が予め設定されてお
り、その動作中において固定されている場合においても
、乗算器における信号の最大伝搬経路は変化しない。し
たがって、このような信号の最大伝搬経路が長くなるこ
とにより乗算器における信号伝搬遅延により、高速で乗
算を行なうことができなくなるという問題が発生する。

乗算器を高速化するためには、乗算器における構成をバ
イブライン化することも考えられるか、その結果、装置
の構成が複雑となり、かつ回路面積も大きくなる。

それゆえ、この発明の目的は上述のような従来の信号処
理回路の有する欠点を除夫し、高集積化に適した、Ｄ／
Ａ変換器を別に設ける必要のない信号処理回路を提供す
ることである。

この発明の他の目的は、高速で乗算を行なうことのでき
る簡易な回路構成の乗算用の信号処理回路を提供するこ
とである。

この発明のさらに他の目的は、乗算結果を示す出力信号
をアナログ信号で導出することのできる、小型かつ高速
なデジタルフィルタを実現するための乗算用信号処理回
路を提供することである。

この発明のさらに他の１」的は、フィルタ処理された出
力信号をアナログ信号の形態で出力することのできる高
集積化に適した小型かつ高速のデジタルフィルタを堤供
することである。

［課題をＡ（ｉ決するための手段］ この発明に係る乗算用信号処理回路は、乗数（乗算係数
）となる第１のデジタル信号に応答して、１個または複
数個の制御信号を発生する手段と、この制御信号発生手
段の出力信号と披乗数となる第２のデジタル信号とに応
答して第１および第２のデジタル信号の乗算結果を示す
信号発生する手段と、この乗算結果指示信号をアナログ
電流変換信号に変換する手段を備える。

制御信号発生手段が発生する制御信号の各々は、好まし
くは１０進形態の乗数係数を示し、この予め可能な係数
値に応じて設定される制御信号のうち第１のデジタル信
号に応答して選択的に１個または複数個の制御信号か出
力される。

乗算結果指示信号発生手段は、発生された制御信号と第
２のデジタル信号とを論理処理し、これにより第２のデ
ジタル信号を前記発生された制御信号に基づいて前記乗
算結果指示信号に変換する手段を含む。この乗算結果指
示信号発生手段が行なう信号変換は、制御信号に基づい
て与えられた第２のデジタル信号をその乗算結果を示す
信号に変換するように構成されたゲート回路により行な
われる。

この発明に係るデジタルフィルタは、上記乗算用信号処
理回路と所定の数からなる遅延手段を用いて構成される
。

［作用］ この発明における制御信号発生回路は、第１のデジタル
信号に応答して１個または複数の制御信号を発生する。

この発生された１個または複数の制御信号は第１のデジ
タル信号か規定する乗数を各々１０進の形態で表わす。

乗算結果指示信号発生手段は、この発生された制御信号
に基づいて入力データを信号変換して、乗算結果を示す
デジタル信号に変換する。このデジタル乗算結果を示す
信号は１０進形態で乗算結果を表わす。またこの乗算結
果指示信号発生手段においては入力データデジタル信号
が制御信号により信号変換されるたけである。したがっ
て従来の乗算器におけるようなりップルキャリーの発生
などか牛しることはなく　、１１ｔに論１ｖゲーＩ・に
よる信号変換が行なわれるだけであり、高速乗算を行な
うことができる。また、制御信号発生回路は複数の乗数
を発生可能なように複数種類の制御信号を発生すること
ができる。この場合、乗算係数が異なっても、容易にこ
の制御信号に基づいて入力データが変換されるため、高
速で乗算を行なうことができる。

乗算結果は、アナログ電流変換回路によりアナログ電流
信号に変換される。このアナログ電流変換器は、乗算結
果指示信号発生手段からの乗算結果を示す１０進数に対
応する電流信号を発生する。

［発明の実施例］ 第２図にこの発明による乗算用信号処理回路を用いたデ
ジタルフィルタの構成を概略的に示す。

第２図を参照して、この発明の一実施例であるデジタル
フィルタは、３段の縦続された遅延回路４ａ　　４ｂお
よび４Ｃと、それぞれ入力信号を乗算係数Ｃ（以下、乗
算係数Ｃａ　−Ｃｄを代表的にＣとして示す）との乗算
を行ないかつアナログ電流信号に変換して出力する信号
変換器５ａ、　　５ｂ５ｃおよび５ｄとを備える。信号
変換器５ａ、５ｂ、５ｃおよび５ｄからのアナログ電流
信号はノド３ａ、３ｂ、３ｃおよび３ｄにおいて出力信
号線３０に結合され、そこで各アナログ電流信号が加算
される。信号線３０は出力端子３ｅに接続される。

信号変換器５ａは入力端子１ａからのデジタル人力信号
と乗算係数Ｃａとの乗算を行ない、この乗算結果を示す
信号をノード３ａ上に伝達する。

信号変換器５ｂはノード１ｂにおける遅延回路４ａ出力
と入力端子２ｂからの乗算係数Ｃｂとの乗算を行ない、
この乗算結果を示すアナログ信号を０ 電流をノード３ｂに伝達する。信号変換器５ｃはノード
１ｃにおける遅延回路４ｂ出力と入力端子２ｃからの乗
算係数Ｃｃとの乗算を行なって、この乗算結果を示すア
ナログ電流信号をノード３ｃに伝達する。信号変換器５
ｄはノ−ド３ｄ上の遅延回路４ｃ出力と入力端子２ｄか
らの乗算係数ｃｄとの乗算を行ない、この乗算結果を示
すアナログ信号電流をノード３ｄ上に伝達する。

乗算係数Ｃａ　−Ｃｄは各々デジタル信号であり、この
デジタルフィルタの特性を決定するための係数である。

このデジタル信号（乗算係数）Ｃａ−Ｃｄは固定であっ
ても可変であってもよい。

第１図に信号変換器５ａの構成を概略的に示す。

信号変換器５ａ、５ｂ、５ｃおよび５ｄは各々同一の構
成を有しており、それぞれ第１図に示す構成を有してい
る。

第１図を参照して、信号変換器５ａは、デジタル信号入
力回路５１、制御信号発生回路５２、乗算デコード回路
５３およびアナログ信号出力回路５４を含む。

１ デジタル信号入力ロ路５１は、入力端子２ａを介して与
えられる乗算係数を示すデジタル信号Ｃａを受ける。制
御信号発生回路５２は、デジタル信号人力回路５１から
のデジタル信号Ｃａに応答して、予め準備された複数種
類の制御信号のうち所定の１個または複数の制御信号を
発生する。この制御信号発生回路５２から発生される制
御信号は、それぞれ乗算係数Ｃａを１０進数で表わす。

乗算デコード回路５３は、入力端子１ａからの入力デジ
タル信号Ｘを、制御信号発生回路５２からの制御信号に
基づいて信号変換し、このデジタル信号Ｘとデジタル信
号Ｃａとの乗算結果を示す信号に変換して出力する。

アナログ信号出力回路５４は、乗算デコート回路５３か
らの乗算結果を示す伝号に対応する電流を供給する。次
に、第１図に示す各回路の（１１１成について説明する
。

デジタル信号人力回路５１は、ｎビットのデジタル信号
を入力することができるように、たとえばｎビットのシ
フトレジスタを用いて構成されて２ おり、入力端子２ａからｎビットのデジタル信号Ｃａが
シリアルまたはパラレルにこのｎビットのシフトレジス
タに入力される。

次に、制御信号発生回路５２の構成について説明する。

まず、この制御信号発生回路５２の具体的構成について
説明する前に、制御信号および乗算結果指示信号の発生
過程について第３Ａ図および第３Ｂ図を参照して説明す
る。

まず、第３Ａ図では、説明を簡ｒ１ｉ化するために乗算
係数（乗数）Ｃａおよび入力（被乗数）Ｘがそれぞれ２
ビツト幅のデジタル信号である場合を示す。第３Ａ図に
示すＸＯ，Ｘｉはデジタル人力信号Ｘを２進数表示した
ものでありＸＯが下位ビット、Ｘｌか上位ビットである
。また、第３Ａ図の枠内に示す数字Ｏ〜３の各々は、乗
算係数Ｃａを１０進数で表わしている。この場合、乗算
係数Ｃａが２ビツトのデジタル信号であり、そのとり得
る範囲は、”００″　（２進）ないし“１１″（２進）
であり、これを１０進数表示すれば、０ないし３となる
。またＡ１〜Ａ９はそれぞれ人力３ デジタル信号Ｘを制御信号によりデコードした結果得ら
れるデジタル信号を示しており、Ａ１〜Ａ９のそれぞれ
に付された添字１〜９は２ビツトの人力信号Ｘと２ビツ
トの乗算信号Ｃａとの乗算結果を１０進数で示している
。

次に第３Ａ図の配置構成について具体的に説明する。第
３Ａ図に示す配置構成においては、人力デジタル信号Ｘ
が“１（論理ハイ）”となるビット位置に乗算係数を示
す数字（１０進数表示）を対応させており、この数字が
この乗算係数と人力デジタル信号との乗算結果が与えら
れるＡｉ　　（ｉ＝１．　２．　３．４．　６および９
）の位置に配置される。

たとえば入力デジタル信号Ｘの値が２（１０進表示）の
場合、ビットＸ１の位置に係数の数字を並べる。たとえ
ば、乗算係数Ｃａの値が３（１０進表示）の場合は、乗
算結果は２・３−６であるため、Ａ６の列に３を配置す
る。すなわち、入力デジタル信号Ｘおよび乗算係数を示
すデジタル信号Ｃａがともに２ビツト表示の場合、その
ときに４ 得られる乗算把束は、１．　２．　３．４．　６および
９のみであり、この表を満たすように各係数を並べてい
く。より具体的に説明すると以下のようになる。

■　乗算結果が１　（１０進表示）となるのは、人力デ
ジタル信号Ｘおよび乗算係数Ｃａがともに１（１０進表
示）の場合のみであるのて、列Ａ］のビットＸ口の位置
に数字１が書込まれる。

■　乗算結果が２（］０進表示）となるのは、入力デジ
タル信号Ｘと乗算係数Ｃａの組（Ｘ、　Ｃａ）が（］、
２）および（２，１）の場合である。

ここでこの説明においては、すべて信号が示す数字は１
０進表示であるとする。したがって、Ａ２の列において
、ピッｌ−Ｘ　Ｏの位置に数字２が書込まれ、ビットＸ
１の位置に数字１か書込まれる。

■　乗算結果か３となるのは、（Ｘ、Ｃａ）が（１３）
および（３１）場合である。したがって、列Ａ３におい
てビットＸ１．ＸＯの位置に数字１が書込まれ、かつビ
ットＸ口の位置に数字３が書込まれる。

５ ■　乗算結果か４の場合となるのは、（Ｘ、　　Ｃａ）
が（２，２）の場合のみである。したかって、この場合
Ａ４の列のピッｌ−Ｘ　］の位置に数字２が書込まれる
。

■　乗算結果が６となる場合は、（Ｘ、Ｃａ）は（２，
３）および（３，２）の場合のみである。

したがって、入力デジタル信号Ｘが３の場合はビットＸ
Ｉ　ＸＯがともに１”となるため、Ａ６の列のビットＸ
１．ＸＯ両者に数字２が書込まれ、また、信号Ｘが２の
場合、この列のビットＸ１の位置に数字３か書込まれる
。

■　乗算結果が９となるのは、（Ｘ、Ｃａ）が（３，３
）の場合のみである。したがって、この場合、Ａ９の列
のビット１．Ｘｌ、ＸＯ両者に数字３が書込まれる。こ
の第３Ａ図に示すデコーディング（信号変換）により、
入力デジタル信号Ｘと乗算係数Ｃａとの乗算結果を示す
信号Ａｉが高速で得られる。

第３Ｂ図に第３Ａ図の数字を制御ｉｇ号ＳＯ〜Ｓ５で書
換えた場合の構成を示す。

６ 第３Ｂ図に示すように、乗算係数Ｃａに対し、発生可能
な制御信号５ｏ−８５として６種類準備されることにな
る。すなちわ制御信号ＳＯか係数０を示し、制御信号Ｓ
１は乗算係数１を示し、制御信号Ｓ２は乗算係数２を示
し、制御信号Ｓ３は乗算係数３を示す。制御信号Ｓ４は
乗算係数が１または３の場合を示し、制御信号Ｓ５は乗
算係数が２または３の場合を示す。したがって、入力端
子２ａから与えられる乗算係数を示すデジタル信号が３
（１０進表示）を示している場合には制制御信号Ｓ３．
Ｓ４およびＳ５が発生されることになる。

ここで、制御信号が“発生される”とは、６種類の制御
信号ＳＯ〜Ｓ５のうち１個または複数個の制御信号が“
活性状態”とされることを意味する。この第３Ａ図およ
び第３Ｂ図に示す信号変換により、出力信号ＡＩ、Ａ２
．．Ａ３．Ａ４．Ａ６およびＡ９のいずれかが活性化さ
れることになり、この活性化された信号が乗算結果を示
すことになる。次に、制御信号ＳＯ〜Ｓ５の発生方法お
よび７ 制御信号発生回路５２の具体的構成について説明する。

第４Ａ図に制御信号ＳＯ〜Ｓ５と乗算係数を示すデジタ
ル信号Ｃａとの関係を論理式で示す。制御信号ＳＯは係
数Ｃａが０の場合活性化される。

今、乗算係数ＣａをＣ１，ＣＯで表わすと（ここで０１
は上位ビット、ＣＯは下位ビット）、制御信号ＳＯは、
ビットＣ口の否定とビットＣ１の否定との論理積により
与えられる。

制御信号Ｓ１は乗算係数Ｃａが１の場合にのみ発生され
る。したがって、制御信号はビットＣ口とビットＣ１の
否定との論理積をとることにより与えられる。

制御信号Ｓ２は、乗算係数Ｃａが２の場合に発生される
。したがって、制御信号Ｓ２はピッｌ−ＣＯの否定とＣ
１との論理積により与えられる。

制御信号Ｓ３は係数Ｃａが３の場合に発生される。した
かって、制御信号Ｓ３はビットＣ口とビットＣ］との論
理積により与えられる。

制御信号Ｓ４は乗算係数Ｃａが１または３の場８ 合に発生される。したかって、この場合制御信号Ｓ４は
制御信号Ｓ］と制御信号Ｓ３との論理和をとることによ
り与えられ、結果的に制御信号Ｓ４はビットＣＯと等し
くなる。

制御信号Ｓ５は乗算係数Ｃａが２または３の場合に発生
されるので、制御信号Ｓ２と制御信号Ｓ３との論理和を
とることにより与えられ、結果的にビットＣ１と等しく
なる。

第４Ｂ図にＭＳ４Ａ図の論理関係を実現する回路構成の
一例を示す。この第４Ｂ図に示す回路構成が第１図に示
す制御信号発生回路５２の具体的構成の一例を与える。

第４Ｂ図を参照して、制御信号Ｓ５は入力端子２ａへ与
えられる２ビツトの乗算係数Ｃａ、すなわち（Ｃ１，Ｃ
ｏ）の上位ビットに応答して発生される。制御信号Ｓ４
は乗算係数Ｃａの下位ビットＣＯに応答して発生される
。

制御信号Ｓ３は、下位ビットＣＯと上位ビットＣ１との
受けるＡＮＤゲート７ａにより与えられる。

制御信号Ｓ２は、上位ビットＣ］とインバータ６ｂを介
した下敵ビットＣＯの反転信号とを受ける１つ ＡＮＤゲート７ｂにより発生される。制御信号Ｓ１は、
下位ピッｌ−ＣＯとインバータ６ａを介した上位ピッ）
Ｃ１の反転信号とを受けるＡＮＤゲート７ｃより発生さ
れる。制御信号ＳＯは、インバータ６ｂを介した下位ピ
ッｌ−ＣＯの反転信号とインバータ６ａを介して上位ビ
ットＣ１の反転信号とを受けるＡＮＤゲート７ｄにより
発生される。

上述の制御信号発生回路により、乗算係数データである
デジタル信号Ｃａに応答して、対応の制御信号が１個ま
は複数個発生される。すｌよりち、制御信号ＳＯ〜Ｓ５
は乗算係数デジタル信号Ｃａをデコードすることにより
発生される。

なお第４Ｂ図に示す構成は、インバータおよびＡＮＤゲ
ートを用いて構成しているが、第４Ａ図に示す論理式が
満足されるならば他の構成の論理回路を用いても同様の
効果を得ることができる。

また、第４Ｂ図の構成に代えて、乗算係数を示すデジタ
ル信号Ｃａをアドレス入力とし、対応の制御信号を発生
するようにテーブルの形態で６ビツトデータを記憶する
ＲＯＭ　（リード・オンリ・０ メモリ）を用いて構成してもよい。このＲＯＭ構成の場
合デジタル信号ＣＩ、Ｃｏをアドレスとして対応の制御
信号か発生される。

次に第５図を参照して第１図に示す乗算デコド回路５３
の構成について説明する。この第５図に示す回路は、制
御信号ＳＯ〜Ｓ５により人カデジタル信号Ｘをデコード
し、このデコード結果が乗算結果Ａ］〜八９へいずれか
を示すように構成されている。すなわち第３Ｂ図を参照
すれば、人力デジタル信号Ｘのビツト位置Ｘ１と発生さ
れた制御信号が一致する列Ａｉが活性化される構成とな
っている。すなわち、たとえば乗算係数Ｃａが３（１０
進表示）を指定している場合、制御信号Ｓ３．Ｓ４およ
びＳ５が発生される。この場合入力データデジタル信号
Ｘが２（“１０”　（２進表示））の場合、ビットＸ１
がＨ”レベルであり、ビットＸＯが“Ｌ＃　レベルであ
る。したがって、ビットＸ１と制御信号Ｓ５との一致を
示ず列Ａ６が活性化されることになる。

また、乗算係数Ｃａが１を示している場合、制２制 御信号Ｓ１と制御信号Ｓ４とが発生される。この場合、
人力デジタル信号Ｘか１（“０１″）の場合、ビット位
置ＸＯに配置された制御信号Ｓ１により制御信号Ａ１が
活性化される。同様に人力デジタル信号Ｘが２（“１０
”）の場合、ビット位置Ｘ］と制御信号Ｓ１との交点が
規定する信号Ａ２が活性化される。一方、人力デジタル
信号Ｘか３（“１１”）の場合、この場合、乗算係数Ｃ
ａは１であり、したがって、各ビットと制御信号Ｓ］と
制御信号Ｓ４との一致／不一致をみる必要があり、した
がって、ビット位置Ｘ１と制御信号Ｓ１との交点かつビ
ットＸＯと制御信号Ｓ４との交点がともに配置された列
Ａ３の信号が活性化される。すなわち上位ビットＸ１が
Ｈ”の場合、制御信号Ｓ］−が規定する列は２列Ａ２．
Ａ３両者存在する。しかしながら、この場合、下位ピッ
ｌ−ＸＯの値に応じて列Ａ２およびＡ３のいずれかが選
択される。

第５図を参照して、乗算デコード回路５３は、与えられ
た信号の一致を検出するための２人力排２ 他的ＮＯＲ回路８ａ〜８住と、与えられた信号の論理積
をとって出力する２人力ＡＮＤ回路９ａ〜９ｆとを備え
る。

排他的ＮＯＲ回路（ＥＸＮＯＲ回路）８ａは人力デジタ
ル信号Ｘの上位ビ・ｙｌ・Ｘｌと制御信号Ｓ３とを受け
る。ＥＸＮＯＲ回路８ｂはｊｌｉｌｌ　ｉｍ＋信号Ｓ３
と入力デジタル信号Ｘの下位ビットＸＯとを受ける。Ｅ
ＸＮＯＲ回路８Ｃは、制御信号Ｓ５と上位ビットＸｌと
を受ける。ＥＸＮＯＲ回路８ｄは制御信号Ｓ２と下位ビ
ットＸＯとを受ける。ＥＸＮＯＲ回路８ｆは制御信号Ｓ
Ｏと下位ビットＸＯとを受ける。ＥＸＮＯＲ回路８ｇは
制御信号Ｓ１と上位ビットＸ１とを受ける。ＥＸＮＯＲ
回路８ｈは制御信号Ｓ４と下位ビットＸＯとを受ける。

ＥＸＮＯＲ回路８１は制御信号Ｓ１と上位ビ・メトＸ１
とを受ける。ＥＸＮＯＲ回路８ｊは、制御信号Ｓ２と上
位ビットｘＯとを受ける。ＥＸＮＯＲ回路８には制御信
号ＳＯと下位ビ・メトＸ１とを受ける。ＥＸＮＯＲ回路
８佳は制御信号Ｓ１と下位ビットＸＯとを受ける。

３ ＡＮＤ回路９ａは、ＥＸＮＯＲ回路８ａおよび８ｂの出
力を受ける。ＡＮＤ回路９ｂはＥＸＮＯＲ回路８ｃおよ
び８ｄの出力を受ける。ＡＮＤ回路９Ｃは、ＥＸＮＯＲ
回路８ｅおよび８ｆの出力を受ける。ＡＮＤ回路９ｄは
ＥＸＮＯＲ回路８ｇおよび８ｈの出力を受ける。ＡＮＤ
回路９ｅは、ＥＸＮＯＲ回路８１および８Ｊの出力を受
ける。

ＡＮＤ回路９ｆは、ＥＸＮＯＲ回路８１（および８悲の
出力を受ける。

ＡＮＤ回路９ａは乗算結果９を示すデコード信号Ａ９を
発生ずる。ＡＮＤ回路９ｂは乗算結果６を示すデコード
信号Ａ６を出力する。ＡＮＤ回路９ｃは、乗算拮果４を
示すデコード信号Ａ４を発生ずる。ＡＮＤ回路９ｄは乗
算結果３を示すデコード信号Ａ３を出力する。ＡＮＤ回
路９ｅは乗算結果２を示すデコード伝号Ａ２を出力する
。ＡＮＤ回路９ｆは乗算結果１を示すデコード信号Ａ１
を出力する。

乗算結果が０の場合には、デコード信号は発生されず、
信号ＡＩ、Ａ２．Ａ３．Ａ４．Ａ６およ４ びＡ９はすべて“Ｌ”レベルの不活性状態にされる。

次に動作について簡単に説明する。ＥＸＮＯＲ回路は、
与えられた２つの信号が一致している場合に“Ｈ”レベ
ルの活性状態の信号を出力する。

ＡＮＤ回路は与えられた信号がともに“Ｈ”　レベルの
場合に“Ｈ”レベルの活性化１言号を発生する。

したがって、たとえばＡＮＤ回路９ｆがＨ”　レベルの
信号を出力する場合、すなわちデコード信号Ａ１が発生
される場合は、制御信号ＳＯと上位ビットＸ１とが一致
し、かつ制御信号Ｓ１と下位ビットＸＯとが一致する場
合に発生される。

ＡＮＤゲート９ｅがデコード信号Ａ２を発生する場合は
、制御信号Ｓ１と下位ビットＸ１とが一致しかつ制御信
号Ｓ２と下位ビ・ソトＸＯとが一致する場合である。

ＡＮＤ回路９ｄが活性化信号を発生してデコード信号Ａ
３を発生する場合は、制御信号Ｓ１と上位ビットＸ１と
が一致しかつ制御信号Ｓ４と下位ビットＸＯとが一致す
る場合である。

５ ＡＮＤ回路９Ｃがデコード信号Ａ４を発生する場合は、
制御信号Ｓ２と上位ビットｘ１とか一致しかつ制御信号
ＳＯと下位ビットＸＯとか一致する場合である。

ＡＮＤ回路９ｂからデコード信号Ａ６が発生される場合
は、制御信号Ｓ５と上位ビットＸ１とか一致しかつ制御
信号Ｓ２と下位ピッｌ−Ｘ　Ｏとが一致する場合である
。

デコード信号Ａ９がＡＮＤ回路９ａから発生されるのは
、制御信号Ｓ３と上位ビットＸ１とか一致しかつ制御信
号Ｓ３と下位ピッｌ−Ｘ　Ｏとが一致する場合である。

上述の構成により入力デジタル信号Ｘを制御信号ＳＯ〜
Ｓ５により信号変換することにより、デコード信号ＡＩ
、Ａ２．Ａ３．Ａ４．Ａ６およびＡ９のいずれかが発生
されることになり、これにより入力デジタル信号Ｘと乗
算係数Ｃａとの乗算結果を示す信号が高速で得られる。

第６図にアナログ信号出力回路５４の具体的構成の一例
を示す。第６図を参照してアナログ信号６ 出力回路５４は、乗算デコード回路からのデッド１言号
Ａｌ、Ａ２．Ａ３．Ａ４．Ａ６およびＡ９各々に対応し
て設けられた電流源１１．　１２．　　Ｉ３、Ｉ４，１
６およびＩ９を含む。各電流源１１゜１２．１３．１４
．１６およびＩ９はそれぞれ添字に対応する重みかイ・
］されており、その重みに刻応する７に流をイ６号線６
０上に供給する。この４７．ｙ７成により乗算デコード
回路５３からのデコード信号に応答して乗算結果に対応
する電流が信号線６０を介してノード３ａへ伝達される
。すなわち第６図に示す構成においては、電流源１１〜
■９のいずれかがデコード信号Ａ１〜Ａ９に対応して活
性化され、乗算結果にχ・ｊ応する電流を供給する。こ
れにより乗算結果がノード３ａへ伝達されることになる
。次に第７図を参照してこの発明の一実施例である乗算
用信号処理回路の動作について説明する。まず、第７図
（ａ）に示すように乗算係数Ｃａが３（１０進表示）の
場合を考える。この場合、２ビット表示であるため、Ｃ
１が“１”、ＣＯが“１”となる。今、入力デジタル信
号Ｘが第７ ７図（ｂ）に示すように２（１０進表示）である場合を
考える。この場合、上位ピットＸ１が１”、下位ビット
ＸＯがパ０”である。

制御信号発生回路５２は第４Ａ図、第４Ｂ図に示すよう
に係数３に対応して３種類の制御信号Ｓ３　　Ｓ４およ
びＳ５を発生ずる。このとき、丁１□１］御伝号５ｏ−
８２は’Ｏ”（論理ローレベル）である（第７図（Ｃ）
参！＋１：０゜次に、人力デジタルｆ５、号Ｘが第５図
に示す乗算デコード四路５３によりデコードされること
になる。この場合、制御信号８３〜Ｓ５がＨ”レベルに
あり、制御信号Ｓ　Ｏ〜Ｓ２が“Ｌ”　レベル（“０”
　レベル）である。

したかって、この場合集５図の回路および禎３Ｂ図に示
す一覧表から明らかなようにデコート侶号Ａ６が発生さ
れる（珀７図（ｄ）参照）。このデコード信号Ａ６に応
答して電流源Ｉ６が７１互性化され、乗算結果６を示す
１Ｇ流量を信号線６０上に供給する。

第８図に電流源の具体的構成の一例を示す。第８図を参
照して電流源は、ｐチャネルＭＯ５Ｉ−ラス８ ンジスタ１０１．１０２，１０３．１０４と、スイッチ
ング素子１０５，１０６および１０７を含む。ｐチャネ
ルＭＯ８＋−ランジスタ１０１はそのゲートとドレイン
とが接続されるとともに抵抗１０８の一方端子に接続さ
れる。ｐチャネルＭＯＳトランジスタ１０１のソースは
電源電位Ｖｄｄに接続される。抵抗１．０８の他方端子
は他方基準電位（接地電位）Ｖｓｓに接続される。ｐチ
ャネルＭＯ３＋−ランジメタ１−０２はそのゲートがノ
ードＮに接続され、その一方導通端子が電源電泣Ｖｄｄ
に接続され、その他方導通端子がスイ・ソチング累子］
０５の一方端子に接続される。同株にｐチャネルＭＯ５
）ランジスタ１０３，１０４はともにそのゲートがノー
ドＮ４に接続され、その他方導通端子が電源電位Ｖｄｄ
に接続され、その他方導通端子がスイッチング素子１０
６．１０７のそれぞれの一方端子に接続される。スイ・
ソチング素子１０５，１０６および１０７の他方端子は
出力ノードＮａに接続される。次に動作について簡！−
１ｉに説明する。ＭＯＳトランジスタ１０１はそのド９ レインとゲートとが接続されており、飽和状態となって
いる。ＭＯ９＋−ランジスタ１０２，１０３および１０
４のゲート電位はともにＭＯ５Ｉ−ランジスタ１０１の
ゲートの電位と同一である。ＭＯＳトランジスタ１０１
を流れるドレイン電流はＭＯ３Ｉ−ランジスタ１０］が
有するコンダクタンス値とそのゲート−ソース間の電位
差により決定される。今、ＭＯ９＋−ランジスタ１０２
か飽和状態にあり、スイッチング素子１０５が導通状態
となれば、ノードＮａへ流れる電流は、ＭＯＳトランジ
スタ１０１を流れるドレイン電流とＭＯＳトランジスタ
１０１および１．０２のそれぞれのコンダクタンス値に
よって決定される。すなわちＭＯＳトランジスタ１０１
を流れるドレイン電流により抵抗１０８を介して電圧が
発生し、この電圧かＭＯＳトランジスタ１０２のゲート
へ印加されることになり、ＭＯ３Ｉ−ランジスタを飽和
状態に保（！すする。これにより、スイッチング素子１
０５を導通状態とすることにより所定の電流（ＭＯＳ　
ｌ・ランジスタ１０１の固有のコンダクタンス値と〕０ １・′Ｎの電位（これはドレイン電流により決定される
）によって決定される一定の電流となる。今スイッチン
グ素子１．０５，１．０６および１０７をそれぞれ第６
図に示すデコード信号Ａ］、、Ａ２およびＡ３を受ける
ｒ】チャネルＭＯ９＋−ランジスタて構成し、かつ各Ｍ
Ｏ８Ｉ−ランジスタ１０２，１−０３および１０４のコ
ンダクタンス比を１対２対３と設定し、かつ対応のｎチ
ャネルＭＯ３Ｉ−ランジスタのコンダクタンス値も同様
に１対２対３とすれば、このいずれかのスイッチング素
子を導通状態とすることにより乗算結果１．　２．　３
をそれぞれ示す電流がノードＮａに伝達されることにな
る。

したがって、Ａ４　　Ａ６およびＡ９のデコード信号に
対応する電流値を流すためには同様にコンダクタンス値
が４対６文・ｊ９となるスイッチング用ＭＯ８Ｉ−ラン
シスタをＭＯ８Ｉ−ランジスタ１０２゜１０３および１
．０４と並列に接続することにより所望の重みを有する
′−′Ｇ流を供給する電流源を得ることかできる。

また、上赴の構成に代えて、ＭＯ８Ｉ−ランジス１ タ１０２，１０３および１０４の同一のコンダクタンス
値を有するＭＯ８Ｉ・ランジスタで構威し、電流源１１
に対しては１個のＭＯ８＋−ランジスタのみがオン状態
となり、電流源工２に対しては２個のＭＯＳトランジス
タ１０２，１．０３かオン状態となり電流源■３に対し
ては３個のＭＯＳトランジスタ１０２〜１０４が同時に
オン状態なるように構成しても同様の効果を得ることが
できる。

上述の乗算用信号処理回路の構成は第２図に示す信号変
換回路５ｂ、５ｃおよび５ｄにおいて同様である。した
かって、この乗算用信号回路を用いて第２図に示すよう
なデジタルフィルタを構成する場合、回路規模が大きく
なる乗算器およびＤ／Ａ変換器か不必要となり、簡易な
回路構成で小規模のデジタルフィルタを描威することか
でき、容易に集積回路化されたデジタルフィルタを得る
ことが可能となる。

次に、上述の乗算用信号処理回路を用いたデジタルフィ
ルタの動作について簡単に説明する。入力端子１ａに被
乗数となるデジタル信号Ｘか伝達２ される。このデジタル信号は遅延門路４ａ、４ｂおよび
４Ｃでそれぞれ所定の時間遅延される。信号変換器５ａ
、５ｂ、５ｃおよび５ｄはそれぞれノードｌａ　　ｌｂ
　　ｌｃおよび］ｄからの被乗数となる人力信号と入力
端子２ａ〜２ｄからの乗数係数Ｃａ、Ｃｂ、Ｃｃおよび
Ｃｄをそれぞれ受け、その乗算結果を示す信号にデコー
ト処理（信号変換）を行なって疫換し、かつアナログ電
流信号へ変換した後、対応のノード３ａ〜３ｄの各々へ
伝達する。信号線３０上には、各信号変換器５ａ〜５ｄ
からのアナログ電流信号が伝達されることになり、出力
端子３ｅにはこのアナログ電流信号を加算した値、すな
イつち乗算結果後の加算を行なった後のアナログ電流信
号を得ることができる。

このアナログ電流信号をアナログ電圧信号に変換するに
は、電流−電圧変換用抵抗素子などを用いて容易に行な
うことかてき、これは適用される回路構成部分において
適宜設定される。

なお上記実施例においては入力データＸおよび乗算係数
Ｃがそれぞれともに２ビットの場合の制３ 御信号の発生方法および乗算結果を示す１！号の発生方
法について説明した。

しかしながら、この手法は、ｎビットの場合にまで拡張
することができ、制御信号の発生方法は、この最大の入
力信号値と最大の乗算係数値との積により得られる値の
約数を求めることにより得られる。また、デコードによ
り、乗算粘果を示すデコード１ご号を１！するためには
、第３Ａ図および第３Ｂ図に示すような一覧表を形成し
、これにより各列の制御信号と人力データとの一致不一
致およびそれらの論理積をとるように回路を構成するこ
とにより容易にｎビットの場合の構成まで拡張すること
ができる。

また、上記実施例においては、乗算拮果を示すデコード
信号は１個のデコード信号のみか活性化すなわち発生さ
れる構成としているが、この場合複数のデコート信号が
発生される構成としても上記実施例と同様の効果を得る
ことかてぎる。

さらに、上記実施例においては、デジタルフィルタの構
成としてはＦＩＲＩ成の場合か一例とし４ て示されているが、これは他のデジタルフィルタたとえ
ばＩＩＲＣ無限インパルス応答）型デジタルフィルタに
おいても本発明は適用可能である。

［発明の効果］ 以上のようにこの発明によれば、乗算係数に基づいて１
個または複数の制御信号を発生し、この各々が乗算係数
を１０進形態で示し、かつ人カデタをこの制御信号に基
づいてゲート処理して、乗算結果を示す信号に変換する
ように構成したので、デジタル信号の乗算とデジタル信
号からアナログ信号への変換を簡易な回路槽１戊で同時
にかつ高速で行なうことができる。また、乗算およびＤ
／Ａ変換は乗算器や加算器などの演算手段を用いずに、
単なる信号変換により行なうことができるため、処理さ
れるべき信号の最大伝搬経路を短くすることができ高速
で乗算を行なうことができるとともに、処理すべきデジ
タル信号のビット長が長くなっても、制御信号により人
力デジタル信号の変換経路は変化せず、したがってデジ
タル信号における信号の最大伝搬経路が変化することが
な５ く、処理されるべきデジタル信号のビット長にかかわら
ず、高速で乗算処理を行なうことかｉｉＪ能となる。

また、デジタルフィルタにおける乗算係数かやめ設定さ
れ、その動作中において固定される場合には、処理され
るべぎデジタル伝号の最大伝搬経路はより短くすること
ができ、その結果デジタルフィルタの動作速度を向上す
ることができる。すなわち、制御信号を発生する経路が
固定されるため、この部分における信号伝搬経路が短縮
され、この結果デジタルフィルタの動作速度を向」ニさ
せることができる。

以上の構成により、簡易な四路構成で高速乗算動作を行
なうことができる乗算用信号処理を実現することができ
、かっこの乗算用信号処理回路を用いることにより、畠
果枯化に適したデジタルフィルタを得ることができる。

【図面の簡単な説明】

第１図はこの発明の一実施例である乗算用信号処理回路
の概略構成を示す図である。第２図は第６ １図に示す乗算用信号処理回路（信号変換器）を用いて
ＦＩＲデジタルフィルタを構成した場合の構成を概略的
に示す図である。第３Ａ図および第３Ｂ図はこの発明に
よる制御信号発生回路の構成を実現するための方法を示
す図であり、制御信号発生の過程を示す図である。第４
Ａ図および第４Ｂ図は、乗算係数と制御信号との論理関
係および制御１５号を発生する四路構成を示す図であり
、第１図の制御信号発生回路５２の構成の一例を示す図
である。第５図は第１図に示す乗算デコード回路の構成
を示す図である。第６図は第１図に示すアナログ信号出
力回路の概略構成を示す図である。 第７図は、この発明の一実施例である乗算用信号処理回
路の動作を説明するための各信号の状態を示す図である
。第８図は第６図に示す電流源の具体的構成の一例を示
す図である。第９図は従来のデジタルフィルタを用いた
フィルタ処理回路の構成を概略的に示す図である。第１
０図は従来のデジタルフィルタの構成の一例を示す図で
ある。 囚において、ｌａ、１．ｂ、ｌｃおよび］ｄはデ７ ジタル信号入力端子、２，２ｂ、、２ｃ、２ｄは乗算係
数となるデジタル信号を人力する端子、５ａ。 ５ｂ、５ｃおよび５ｄは信号変換器、５１はデジタル信
号入力回路、５２は制御信号発生回路、５３は乗算デコ
ード回路、５４はアナログ信号出力回路である。 なお、図中、同一ね号は同一または相当部分を示す。

Claims (1)

1. 【特許請求の範囲】 乗数となる第１のデジタル信号と被乗数となる第２のデ
   ジタル信号との乗算を行なうための回路であって、 前記第１のデジタル信号に応答して、１個または複数個
   の制御信号を発生する手段、前記制御信号発生手段から
   発生された制御信号は前記第１のデジタル信号が規定す
   る乗数を示し、 前記第２のデジタル信号と前記発生された制御信号とに
   応答して、前記第１のデジタル信号と前記第２のデジタ
   ル信号との乗算結果を示す信号を発生する手段、前記乗
   算結果指示信号発生手段は、前記発生された制御信号と
   前記第２のデジタル信号とを論理処理し、これにより前
   記第２のデジタル信号を前記発生された制御信号に基づ
   いて前記乗算結果指示信号に変換する手段を含み、およ
   び前記乗算結果指示信号をアナログ電流信号に変換する
   手段を備える、乗算用信号処理回路。