KR100209835B1 - 조합 논리 회로, 3-2 자리올림수-보존 가산기 및 어레이 승산기 - Google Patents

조합 논리 회로, 3-2 자리올림수-보존 가산기 및 어레이 승산기 Download PDF

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Abstract

본 발명에는 차동 신호 응답 및 출력을 갖는 자리올림-보존 가산기(Carry-Save Adder) 회로가 제공된다. 자리올림수-보존 회로는 상위 전압 레일(upper voltage rail)에 의해 전원 구동되는 한 쌍의 교차-결합된 트랜지스터(pair of cross-coupled transistors)를 포함한다. 한 쌍의 교차-결합된 트랜지스터의 제1트랜지스터의 출력은 상위 레일에 의해 전원 구동되는 제1프리차지 트랜지스터(first precharge transist or)의 출력에 접속되고 클럭(clock)에 의해 제어된다. 한 쌍의 교차-결합된 트랜지스터의 제2트랜지스터의 출력은 상위 레일에 의해 전원이 구동되는 제2프리차지 트랜지스터(second precharge transistor)의 출력에 접속되고 클럭에 의해 제어된다. 논리 회로(logic circuit)는 합 함수(sum function) 또는 자리올림수 함수(carry function)의 논리 함수를 수행하도록 접속되며, 다수의 입력, 출력 및 보수 출력(plurality of inputs, an output, and a complementary output)를 갖는다. 논리 회로의 출력은 한쌍의 교차-결합된 트랜지스터의 제1트랜지스터의 출력에 접속되고, 보수 출력은 한쌍의 교차-결합된 트랜지스터의 제2트랜지스터의 출력에 접속된다. 하위 전압 레일(lower voltage rail)에 접속된 제1단자를 구비하고 클럭의 보수에 의해 제어되는 인에이블 트랜지스터(enable transistor)는 논리 회로에 접속된 제2단자를 구비하여 논리 회로가 인에이블 트랜지스터를 통해 하위 전압 레일에 접속되도록 한다.

Description

3-2 캐리-보존 가산기 및 그를 이용한 어레이 승산기
제1(a)도는 캐리-보존 가산기의 논리 심볼을 도시한 도면.
제1(b)도는 캐리-보존 가산기(CSA)의 게이트-레벨 구현을 도시한 도면.
제2도는 CMOS 기술로 구현된 합 셀과 캐리 셀을 개략적으로 도시한 도면.
제3(a)도는 본 발명의 바람직한 실시예에 따른 합 셀과 캐리-보존 가산기를 개략적으로 도시한 도면.
제3(b)도는 본 발명의 바람직한 실시예에 따른 캐리-보존 가산기의 캐리 셀을 개략적으로 도시한 도면.
제4도는 제3(a)도 및 제3(b)도에 도시된 본 발명의 바람직한 실시예의 합 셀과 캐리 셀에 대한 타이밍도.
제5도는 본 발명의 바람직한 실시예에 따른 두 개의 3-2 CSA를 접속하여 4-2 CSA를 구성하는 블록도.
제6도는 다수 스테이지의 4-2 CSA를 사용하는 승산기 어레이 푸시 아웃 문제를 도시한 도면.
제7도는 본 발명의 바람직한 실시예에 따른 4-2 CSA를 이용하는 다수 스테이지의 승산기 어레이를 도시한 블록도.
* 도면의 주요부분에 대한 부호의 설명
1, 2, 28, 29 : 프리챠지 트랜지스터 3, 4, 25, 26 : PMOS 트랜지스터
5-14, 17-24 : 트랜지스터 300, 330, 350 : 지연요소
15, 30 : NMOS 인에이블 트랜지스터 16, 27 : 등화 트랜지스터
100, 200 : 4-2 캐리-보존 가산기
본 발명은 전반적으로 디지털 승산기(digital multiplier)에 관한 것으로, 특히 디지털 승산기에 사용되는 캐리-보존 가산기(Carry-Save Adder;CSA) 회로에 관한 것이다.
디지털 컴퓨터 산술 연산은 가용 하드웨어를 이용하기 위한 복잡한 논리 회로(logic circit) 및 효율적인 알고리즘의 개발을 수반하였다. 디지털 컴퓨터내에서 수(number)가 0과 1의 스트링(string)으로 표현되고, 하드웨어가 비교적 간단하고 기본적인 부울 연산 세트(set of Boolean operations)만을 수행할 수 있으면, 수행되는 모든 산술 연산은 매우 간단한 연산을 토대로 설계된 연산들의 계층(ahierarchy of operations)에 기초한다. 컴퓨터 산술 연산이 다른 것에 비해 구별되는 점은 기술에 대한 고유의 관련성 및 디지털 컴퓨터내에서 구성요소들이 설계되고 구현되는 방식에 있다. 이것은, 특정 계산 방법 또는 특정 알고리즘의 가치가 이 계산이 수행되는 실제 속도로부터 직접적으로 평가된다는 사실에 연유한다. 따라서, 디지털 논리가 구현되는 기술과 계산이 조직화되는 방식간에는 매우 밀접한 관련이 있다. 현대적인 컴퓨터의 가장 큰 유용성은 비교적 짧은 시간 내에 대량의 데이터를 처리한다는 것이며, 기본적인 산술 연산은 이러한 계산의 기초적 요소이다. 훨씬 빠른 컴퓨터의 제작을 추진함에 있어서 극복해야할 중요한 속도 제한 요인 중 하나는 산술 논리 장치의 속도이다. 따라서, 디지털 논리 및 산술 논리 장치 또는 계산 조직화 방법에서의 속도 향상은 현대의 컴퓨터 속도에 직접 영향을 끼칠 수 있다.
현대의 컴퓨터 시스템에서 거의 모든 승산 연산은 월레스 트리 알고리즘(Wallace tree algorithm)이라고 하는 기본적 알고리즘을 이용하는데, 그의 실행 및 이용된 수 체계(number system)에 있어 다소의 적응 및 수정이 이루어진다. 예를 들어, n비트 길이의 양의 정수 X 및 Y를 연산하여 2n 비트 길이의 프로덕트(product) P를 산출하는 기본적 승산 알고리즘을 생각해 보자.
이 식에서 승산 프로세스는 n개의 항의 부분 프로덕트(partial product), 즉,X*yiri를 합산함으로써 수행됨을 알 수 있다. 이러한 프로덕트를 보면, i번째 항이 i위치에 대해 X를 단순히 산술적 좌 쉬프트(arithmetic left shift)시키고 한 개의 디지트(digit) yi를 승산함으로써 구해짐을 알 수 있다. 이진 기수(binary radix), 즉, r=2 인 경우, yi는 0 또는 1이므로, 디지트 yi에 의한 승산은 매우 간단하게 수행된다. n개 항의 가산은 가산기 어레이를 통해 부분 프로덕트를 통과시키거나 혹은 하나의 가산기를 통해 부분 프로덕트를 순차적으로 n번 통과시킴으로서 즉시 수행될 수 있다. X와 Y의 승산을 수행하는 알고리즘은 다음과 같이 표현될 수 있다.
이러한 회귀식의 결과가 P(n)= XY 로 됨은 쉽게 증명될 수 있다.
위의 기본적 승산 알고리즘에 대한 다양한 수정예가 존재한다. 가장 널리 알려진 알고리즘 중의 하나는 부스(Booth)가 제안한 수정 부스 기록 알고리즘(modified Booth recoding algorithm)이다. 이 알고리즘에 의하면, 부분 프로덕트의 수가 감소하며, 따라서 승산 프로세스 속도가 향상된다. 일반적으로, 부스 알고리즘은 기수가 2보다 큰 리던던트 수 체계(redundant number system)를 재사용한 예이다.
부스 알고리즘을 포함하는 기본 승산 알고리즘과 이러한 알고리즘을 이용한 승산기(multiplier)의 하드웨어 구현은 당분야에 통상의 지식을 지닌 자에게 잘 알려져 있다. 이들 및 다른 알고리즘과 디지털 승산기에 대한 상세한 설명은 디지털 설계에 관한 많은 문헌, 예를 들어, 본 명세서에 참조로 인용된 Computer Architecture, A Quantitative Approach, Davide A. Patterson and John L. Hennessy, Morgan Kaufmann Publishers Inc., 1989 에 개시되어 있다.
산술 논리 연산 장치(arithmetic logic unit;ALU)는 두 개의 m-비트 오퍼랜드(operand)에 대해 기본적인 산술 연산(가산 또는 감산) 또는 논리 연산(AND, OR, NOT 등)을 수행할 수 있는 조합 논리 회로이다. ALU는 표준 집적회로 또는 프로그램가능 논리 소자로 구성될 수 있으며, 단일 칩 마이크로컴퓨터에 내장될 수 있을 뿐만 아니라 단일-칩 MSI 회로(medium-scale integrated circuits)로서 이용가능하다. 집적 ALU는 단일 장치에서 사용할 수 있는 것보다 긴 워드 길이(word lengths)를 처리하도록 종속접속될 수 있다.
ALU를 포함하는 대부분의 산술 연산 회로의 기본 구성요소는 구성에 따라서는 캐리-보존 가산기로도 알려진 전 가산기(full adder)이다. 캐리-보존 가산기는 3개의 1-비트 이진수 (X, Y, Z)의 2-비트 합(S, C)을 발생하는 논리 회로이다. 표 1에는 전 가산기의 진리표 및 논리식이 도시되어 있다. 여기서, S는 합 신호(sum signal)이고, C는 캐리 신호(carry signal)로서, 이들 신호는 전 가산기에 의해 발생된다. 전 가산기는 논리적 심볼(logic symbol)과 게이트-레벨 구현은 제1(a)도 및 제1(b)도에 각각 도시되어 있다.
제2도에는 CMOS 기술을 사용하여 제1(b)도의 논리를 구현하는 합 셀(Sum Cell)과 캐리 셀(Carry Cell)이 도시되어 있다. 합 셀과 캐리 셀은 함께 당분야에 통상의 지식을 가진 자에게 잘 알려진 캐리-보존 가산기를 이룬다. 합 셀과 캐리 셀은 입력(X, Y, Z)과 컴플리먼트 신호(complement signals)(X′, Y′, Z′)를 제각기 수신하여, 합 신호 S와 캐리 신호 C를 각각 발생한다. 이 회로의 동작은 잘 알려져 있으며, 종래의 기술, 예를 들어, 본 명세서에 참조로 인용된 Patterson and Hennessy 에 상세히 설명되어 있다. 제2도에 도시된 바와 같이, 캐리-보존 가산기의 전형적인 설계는 전 전압 레벨 출력(full-voltage-level outputs)을 사용하는 CMOS 설계를 이용한다.
승산기 어레이에서, 다수의 캐리-보존 가산기 회로는 함께 종속 접속되어 승산의 부분 프로덕트의 합산을 수행한다. 따라서 각각의 캐리-보존 가산기는 어레이내의 다음 가산기로 자신의 신호를 전파하기 위해 그 전에 하이 혹은 로우 출력 레벨에 도달하여야 한다. 이들 회로의 속도는 그들의 출력이 상위 전압 라인(upper rail voltage) 또는 하위 전압 라인(lower rail voltage)에 도달하는데 걸리는 시간과 직접 관련된다. 다수의 부분 프로덕트의 열(a column of many partial products)을 가산하기 위해 여러 개의 캐리-보존 가산기가 함께 종속 접속될 수 있으므로, 캐리-보존 가산기가 그의 출력을 다음 캐리-보존 가산기 스테이지에 제공하는 속도를 상당히 증가시킨 캐리-보존 가산기를 제공하는 것이 바람직할 것이다.
본 발명에 따르면, 차동 신호 응답 및 출력(differential signal response and output)을 갖는 캐리-보존 가산기 회로가 제공된다. 캐리-보존 가산기 회로는 상위 전압 라인에 의해 전력 공급되는 교차 결합된 트랜지스터 쌍(a pair of cross-coupled transistors)을 포함한다. 교차 결합된 트랜지스터 쌍의 제1트랜지스터의 출력은 상위 전압 라인에 의해 전력 공급되고 클럭(clock)에 의해 제어되는 제1프리챠지 트랜지스터(first precharge transistor)의 출력에 접속된다. 교차 결합된 트랜지스터 쌍의 제2트랜지스터의 출력은 상위 전압 라인에 의해 전력 공급되고 클럭에 의해 제어되는 제2프리챠지 트랜지스터(second precharge transistor)의 출력에 접속된다. 논리 회로는 합 함수(sum function) 또는 캐리 함수(carry function)의 논리 함수를 수행하도록 배선되며, 다수의 입력, 출력 및 컴플리먼트 출력을 갖는다. 이 논리 회로의 출력은 교차 결합된 트랜지스터 쌍의 제1트랜지스터의 출력에 접속되고, 컴플리먼트 출력은 교차 결합된 트랜지스터 쌍의 제2트랜지스터의 출력에 접속된다. 하위 전압 라인에 접속된 제1터미널을 구비하고 클럭의 컴플리먼트에 의해 제어되는 인에이블 트랜지스터(enable transistor)는 논리 회로에 접속된 제2터미널을 구비하며, 논리 회로는 인에이블 트랜지스터를 통해 하위 전압 라인에 접속된다.
본 발명의 상술한 목적 및 다른 목적, 특징 및 장점은 첨부된 도면을 참조하여 이하의 상세한 설명으로부터 명확하게 이해될 것이다.
제3(a)도 및 제3(b)도를 참조하면, 본 발명의 캐리-보존 가산기(CSA)를 함께 구성하는 합 셀과 캐리 셀의 바람직한 실시예가 도시되어 있다. 제3(a)도의 합 셀에서 프리챠지 트랜지스터(1, 2)는 전원(Vcc)에 의해 구동되고 입력 클럭(P)에 의해 제어된다. NMOS 프리챠지 트랜지스터(1, 2)의 출력 터미널은 PMOS 트랜지스터(4, 3)의 출력 터미널(드레인(drains))에 각각 접속된다. PMOS 트랜지스터(3, 4)는 그들의 소스 터미널에서 전원(Vcc)에 의해 구동된다. PMOS 트랜지스터(3, 4)의 출력 터미널(드레인)은 서로의 게이트에 접속되어 한 쌍의 교차 결합된 트랜지스터를 구성한다.
등화 트랜지스터(equalization transistor)(16)는 트랜지스터(3, 4)의 게이트 사이에 접속되고, 클럭(P)의 컴플리먼트(complement)인 클럭(Q)에 의해 제어된다. 트랜지스터(5, 6, 7, 8, 9, 10, 11, 12, 13, 14)는 하나의 논리 회로로 함께 배선되어, 캐리-보존 가산기의 합 함수(표 1에 S로 정의됨)를 수행한다. 논리 회로 트랜지스터(6-11)는 NMOS 트랜지스터이다.
트랜지스터(4)의 드레인/소스는 트랜지스터(5, 7)의 드레인/소스와 접속된다. 트랜지스터(3)의 드레인/소스는 트랜지스터(6, 8)의 드레인/소스와 접속된다. 트랜지스터(5, 8)의 드레인/소스 터미널은 트랜지스터(9, 13)의 드레인/소스단과 접속된다. 트랜지스터(6)의 드레인/소스 터미널은 트랜지스터(12, 14)의 드레인/소스 터미널과 접속된다. 트랜지스터(9, 14)의 드레인/소스 터미널은 트랜지스터(10)의 드레인/소스 터미널과 접속된다. 트랜지스터(12, 13)의 드레인/소스 터미널은 트랜지스터(11)의 드레인/소스 터미널과 접속된다.
논리 회로의 입력은 X, Y 및 Z이고, 그들의 컴플리먼트 신호는 X′,Y′ 및 Z′이다. 신호 X 는 트랜지스터(13, 14)의 게이트로 입력된다. 신호 Y는 트랜지스터(7, 8)의 게이트로 입력된다. 신호 X′는 트랜지스터(9, 12)의 게이트로 입력된다. 신호 Y′는 트랜지스터(5, 6)의 게이트로 입력된다. 신호 Z′는 트랜지스터(11)의 게이트로 입력된다.
인에이블 트랜지스터(15)는 NMOS 트랜지스터이다. 인에이블 트랜지스터의 드레인/소스는 트랜지스터(10, 11)의 드레인/소스 터미널에 접속되고, 그의 드레인/소스 터미널은 접지에 접속된다. 인에이블 트랜지스터(15)의 게이트는 클럭(F)에 의해 제어되며, 클럭(F)의 컴플리먼트이다.
본 발명에 따른 캐리 셀의 바람직한 실시예가 제3(b)도에 도시되어 있다. 교차 결합된 PMOS 트랜지스터(25, 26)는 전원(Vcc)에 의해 구동된다. 등화 트랜지스터(27)는 트랜지스터(25, 26)의 게이트 사이에 접속되며, 클럭(Q)에 의해 제어된다. 프리챠지 트랜지스터(28, 29)는 전원(Vcc)에 의해 구동되고, 클럭(P)에 의해 제어된다. 트랜지스터(26, 28)의 출력 터미널은 함께 접속되어 캐리 신호 C에 대한 노드를 형성한다. 트랜지스터(25, 29)의 출력 터미널은 함께 접속되어 컴플리먼트 캐리 신호 C′에 대한 출력 노드를 형성한다. 트랜지스터(17-24)는 입력(X, Y, Z)에 대해 캐리 방정식(표 1에 C로 정의됨)을 수행하도록 배선된 논리 회로를 형성한다. 캐리 논리 회로의 출력은 트랜지스터(22, 24)의 드레인/소스를 접속함으로써 형성되며, 트랜지스터(26)의 드레인/소스에도 접속된다. 트랜지스터(21, 23)의 드레인/소스는 컴플리먼트 출력 C′에서 트랜지스터(25)의 드레인/소스에 접속된다. 트랜지스터(19, 20)의 드레인/소스는 트랜지스터(22, 23)의 드레인/소스에 접속된다. 트랜지스터(19, 24, 20, 21)의 드레인/소스는 트랜지스터(18, 17)의 드레인/소스에 제각기 접속된다. MMOS 인에이블 트랜지스터(30)의 드레인/소스는 트랜지스터(17, 18)의 드레인/소스에 접속되고 접지에도 접속된다. 트랜지스터(30)의 게이트는 클럭(F)에 의해 제어된다.
제4도를 참조하면, 제3(a)도 및 제3(b)도에 도시된 본 발명의 바람직한 실시예의 합 셀과 캐리 셀에 대한 타이밍도가 도시되어 있다. 이들 회로의 입력은 X, Y 및 Z와, 이들의 컴플리먼트 값 X′,Y′ 및 Z′이다. 이들 값은 인에이블 클럭(F)이 인가(assert)되어 캐리-보존 가산기가 인에이블되기 전에, 캐리 셀과 합 셀을 포함하는 캐리-보존 가산기 회로의 입력단에 확립된다. 제4도에 도시된 바와 같이, 이들 입력은 사이클Ⅰ 및 Ⅲ동안에 설정된다. 또한, 사이클Ⅰ 및 Ⅲ동안에 프리챠지 클럭(P)은 하이(high)이고 등화 클럭(Q)은 로우(low)이다. 따라서 사이클Ⅰ 및 Ⅲ동안에 트랜지스터(1, 2, 16, 27, 28, 29)가 턴온(turn on)된다. 모든 출력 노드(S, S′, C, C′)는 Vcc이하의 n-채널 임계 전압 강하(n-channel threshold voltage drop)(V)와 동일한 전압으로 프리챠지된다.
등화 트랜지스터(16, 27)는 클럭(Q)에 의해 사이클Ⅰ 및 Ⅲ동안에 턴온된다. 이로 인해, 트랜지스터내의 임의의 누설 전류(leakage current) 또는 프로세스 변이(process variation)가 최소화되는데, 이러한 누설 전류 또는 프로세스 변이는 프리챠지 트랜지스터 또는 교차 결합된 트랜지스터를 다소 불평형하게 하여 출력 터미널 간에 전압차를 발생시킬 수 있다. 그러므로, 사이클 Ⅱ 시작시에 클럭(F)이 상승하면, 합 신호 S는 컴플리먼트 합 신호 S′와 동일하게 되고, 캐리 신호 C는 컴플리먼트 캐리 신호 C′와 동일하게 된다. 사이클Ⅰ 및 Ⅲ동안에는 클럭(F)이 인가되지 않으므로, 논리 함수를 수행하는 셀내의 나머지 소자는 접지로의 경로가 형성되지 않아 출력 노드에 아무런 영향을 끼치지 않게 된다.
본 발명의 캐리-보존 가산기가 승산기 어레이에서 이용된 경우, 캐리-보존 신호와 그들의 컴플리먼트 신호는 어레이내의 하나 이상의 나머지 캐리-보존 가산기로 출력된다. 따라서, 캐리 신호 C와 합 신호 S는 각각 어레이의 다음 스테이지의 캐리-보존 가산기의 입력들(X, Y, Z)중 하나가 된다. 그러므로, 사이클Ⅰ 및 Ⅲ동안에 입력 (X, Y, Z, X′, Y′, Z′)에 의해 구동되는 논리 회로의 게이트상의 입력 전압은 모두 어레이의 이전 스테이지의 CSA의 출력으로부터 제공된다. 결과적으로, 이들 입력 전압은 다음 클럭 사이클에 도달하기 전에 모두 (V-V)의 안정 상태 입력 전압에 도달하게 된다.
회로는 클럭 사이클 Ⅱ 동안에 활성화된다. 클럭(F)이 인가되면, 전류는 논리 회로를 통해 흐를 수 있게 된다. 동시에, 클럭(P, Q)이 스위칭된다. 그 결과, 합 셀과 캐리 셀 출력은 입력(X, Y, Z)과 각 셀들내에 배선된 논리 함수에 따라 논리 1 또는 0으로 스윙(swing)한다.
사이클 Ⅱ의 개시시에, 회로는 계산 혹은 평가(evaluate)를 시작한다. 모든 신호 입력은 (V-V)의 전압으로 존재하므로 모든 n-채널 소자가 턴온되며, 이로 인해 각 셀의 출력과 컴플리먼트 출력은 방전되고 접지로 이동된다. 출력 전압이 로우가 되면 트랜지스터(3, 4, 25, 26)가 턴온되어, 출력 노드에 전류가 공급된다. 그러나, 입력 신호와 이들 입력 신호의 컴플리먼트 사이에 어떤 입력 전압차가 발생하기 시작하면, 논리 회로 트랜지스터는 이에 응답하여 특정 경로를 통해 흐르는 전류를 감소시키면서 다른 경로를 통해 흐르는 전류를 증가시키며, 이에 따라 출력 노드(S, S′, C, C′)도 응답하게 된다. 출력 신호와 출력 신호 컴플리먼트가 상이해 짐에 따라 이들 신호의 전압차는 다음 스테이지의 캐리-보존 가산기에 의해 수신된다. 구동된 가산기는 이전 스테이지의 3개의 상이한 가산기로부터 전압차를 수신하며, 그의 가산 결과를 다음 스테이지로 전파한다. 신호는 사이클 Ⅱ 동안에 종속 접속된 가산기의 전체 어레이를 통해 전파된다.
승산기 어레이의 각 스테이지는, 캐리 신호 및 합 신호가 어레이를 통해 전파됨에 따라 거의 동시에 이들 입력 신호를 평가하는 CSA로 구성된다. 어레이 제1스테이지는 가산 연산의 초기값을 수신하는 모든 CSA를 포함한다. 예를 들어, 부스 알고리즘 승산을 수행하도록 구성된 어레이에서, 어레이 제1스테이지는 평가 사이클(제4도의 사이클(Ⅱ)) 이전에 부분 프로덕트 입력들로 셋업된 CSAs를 포함한다. 제2스테이지는 제1스테이지로부터 제공되는 적어도 하나의 입력을 가지며, 또한 평가 사이클이 개시되기 전에 부분 프로덕트 입력과 같은 몇몇 초기 셋업 값을 가질 수도 있는 모든 CSA 로 이루어진다. 제3스테이지는 제2스테이지로부터 제공되는 적어도 하나의 입력을 수신하는 CSA 로 구성된다. 후속 스테이지는 인접하는 상위 스테이지로부터 적어도 하나의 입력을 수신하지만 하위 스테이지로부터는 입력을 수신하지 않는 CSA로 구성된다.
제3(a)도 및 제3(b)도에 도시된 본 발명의 캐리-보존 가산기(CSA)는 3개의 입력(컴플리먼트 입력은 CSA내에서 발생됨)과 두 개의 출력( 및 이들의 컴플리먼트)을 가지므로, 이러한 유형의 CSA는 3-2 CSA라고 칭한다. 승산기 설계시에, 승산기 어레이의 논리적 구성 및 배치를 용이하게 하기 위해 흔히 4-2 CSA가 구현된다. 제5도에 도시된 바와 같이, 두 개의 3-2 CSA가 함께 접속되어 4-2 CSA를 구성한다. 제5도에서, 신호(A, B, C, D)가 4-2 CSA에 입력된다. CARRY는 각각의 캐리 셀로 부터의 출력 신호이고, SUM은 합 셀들로 부터의 출력 신호이다. CIN은 다른 4-2 CSA로부터 제공되는 캐리-출력 신호(carry-out signal)를 수신한다. COUT는 캐리-출력 신호를 다음 4-2 CSA에 제공한다.
승산기 어레이가 4-2 CSA를 사용하여 설계되면, 논리는 어레이의 다음 스테이지에서 푸쉬 아웃(push out)되기 쉽다. 푸쉬 아웃은 CSA의 출력에 대한 오작동 초기 전압 스위치(wrong way initial voltage switch)로서 정의되며, CSA의 출력은 현재 사이클 동안에 참 논리 상태로 복원되어야 한다. 이러한 초기 오작동 스위치로 인하여 회로는 광폭의 전압을 스윙해야 하므로 슬로우 다운(slow down)된다.
푸쉬 아웃에 대한 문제점은 제6도에 도시되어 있다. 제6도에는 제1 4-2 CSA(100)와 제2 4-2 CSA(200)가 도시되어 있다. CSA(200)로 부터의 COUT는 CSA(100)의 CIN으로 입력된다. 그러므로, 이러한 승산기 어레이내에서 CSA(100)는 CSA(200)보다 한 스테이지 아래이다. 이 예에서 CSA(100)로 제공되는 입력 (A, B, C)은 0으로 유지되지만 입력(D)은 0에서 1로 천이한다고 가정하자. CSA(200)의 입력(A)은 0에서 1로 천이되지만 입력(B)은 0으로 유지되고 입력(C)은 1로 유지되며 입력(D)은 0으로 유지된다.
CSA(100)로 제공되는 입력(D)은 고속 경로이며, 하나의 3-2 CSA를 통과하여 CSA(100)의 합 신호 S에 영향을 준다. CSA(200)의 입력 A은 CSA(100)의 합 신호 S에 도달하기까지 저속 경로를 갖는데, 그 이유는 두 개의 3-2 CSA를 통과한 후에야 합 신호 출력에 영향을 줄 수 있기 때문이다. 그러므로, CSA(200)로 부터의 합 신호 S는 출력을 0에서 1로 스윙하기 시작할 것이나, CSA(100)는 천이가 개시되고 난 후 어느정도 시간이 흐른 후에야 0으로부터 1로의 CIN 신호 천이를 수신할 것이며, 이에 의해 CSA(100)로부터의 합 신호 S가 다시 스윙 다운되고 0으로 복귀하게 된다. 이것이 푸쉬 아웃의 일 예이다.
푸쉬 아웃의 문제점은 각 어레이 스테이지의 평가 사이클의 타이밍을 개별적으로 조절함으로써 CSA있다. 제7도에는 4-2 CSAs에 의해 구성된 승산기 어레이의 4개 스테이지가 블록도로 도시되어 있었다. 이 예에서, 제1스테이지는 28개의 부분 프로덕트를 입력으로서 수신한다. 이들 28개의 부분 프로덕트는 제4도에 도시된 바와 같이 사이클 Ⅱ 전에 제1스테이지를 구성하는 4-2 CSA의 입력단에 셋업된다. 사이클Ⅱ의 개시시에 인에이블 클럭(F)이 인가되고, 따라서 제1스테이지(300)는 평가 모드에 놓인다. 인에이블 클럭(F)은 지연 요소(310)에 또한 입력된다. 지연 요소(310)는 4-2 CSA의 인에이블 클럭(F)을 사전결정된 시간만큼 지연시킨 후 제2 스테이지(320)로 입력한다. 지연 요소(310)의 사전결정된 지연 시간은 하나의 4-2 CSA를 통한 신호 전파 지연보다 크게 설정된다. 이러한 방식으로, 인에이블 클럭(F)이 제2스테이지(320)에 도달하였을 때, 제1스테이지(300)로부터 제공되는 모든 합 신호 및 캐리 신호도 제2스테이지(320)의 트랜지스터의 게이트에 도달하게 된다. 이와 같이 하여, 어레이의 후속 CSA에서 푸쉬 아웃은 발생하지 않는다. 마찬가지로, 지연 요소(330, 350)는, 인에이블 클럭(F)이 제3스테이지(340) 및 제4스테이지(360)에 각각 입력되기 전의 경로내에 배치된다. 지연 요소(330, 350)도 또한 사전 결정된 지연 시간으로 설정된다. 지연 시간을 4-2 CSA의 평가 지연보다 크게 설정하면, 어떤 신호도 오동작 경로를 밟을 위험이 없으며, 따라서 푸쉬 아웃이 발생되지 않게 된다.
지연 요소가 회로를 약간 지연시키기는 하지만, 이러한 구성은 푸쉬 아웃을 피할 수 있기 때문에 전체적인 회로 속도는 빨라진다. 이상 본 발명에서 기술된 푸쉬 아웃을 피하는 방안이 4-2 CSA승산기 어레이와 관련하여 기술되었지만, 푸쉬 아웃의 문제점은 본 발명의 고속 CSA설계로 인해 각종 회로 설계에서 발생될 수 있기 때문에, 당분야의 통상의 지식을 가진 자라면 이러한 지연 요소가 본 발명의 CSA를 이용하는 임의의 유형의 CSA 네트워크에 의해 구성된 승산기 어레이의 스테이지들 사이에 도입될 수 있음을 이해할 것이다.
요약하면, 본 발명은 차동 CSA 및 출력을 갖는 캐리-보존 가산기를 제공한다. 본 발명에 따른 캐리-보존 가산기의 다수의 스테이지들이 승산기 어레이에서 이용될 경우, 어레이를 통해 전파되는 승산 신호의 속도가 현저히 증가하며, 이로 인해 고속 승산기가 얻어진다. 본 발명의 특정 CSA에서 가산 연산을 수행하기 위한 출력 전압 스윙은 전압 라인간(rail-to-rail)이 아니라, 매우 작은 전압차이기 때문에 본 발명의 CSA는 종래의 CSA에 비해 속도를 매우 크게 증가시킬 수 있다. 예를 들어, 본 발명의 CSA에서 출력 전압 200-500 밀리볼트를 스윙하는데 걸리는 시간이 종래의 CSA에서 출력 전압 3-5 볼트를 스윙하는데 걸리는 시간보다 훨씬 적게 소요됨을 고려할 때, 본 발명의 CSA가 종래 기술의 CSA에 비해 속도를 상당히 증가시킴을 알 수 있다. 어레이내의 다음 가산기는 이와 같이 작은 전압차에 응답할 수 있으며 자신의 차동 출력을 발생한다. 이러한 방식으로, 본 발명에서는 출력 전압의 라인간 스윙이 요구되지 않기 때문에 출력 신호는 어레이를 통해 고속으로 전파된다. 또한, 함께 종속 접속된 각 셀들의 차동 가산 합산에 의하여 승산기 어레이의 속도는 종래 기술에 비해 150-200% 증가하게 된다.
또한, 푸쉬 아웃의 문제점에 대한 신규한 해결 방안이 개시된다. 고속 CSA가 승산기 어레이에서 이용되면 푸쉬 아웃의 문제점이 발생되는 데, 그 이유는 본 발명의 CSA에 의해 어레이를 통해 고속으로 전달되는 신호는 어레이의 상이한 스테이지들에서 다른 입력 신호가 그 스테이지에 도달하는 것보다 먼저 도달하기 때문이다. 이러한 문제점은 본 발명에서 승산기 어레이의 각 스테이지들간의 인에이블 신호 경로에 지연 요소를 배치하여, 각 어레이 스테이지들이 스스로 타이밍을 조정할 수 있게 함으로써 해결된다. 이는, 어레이의 스테이지로의 입력이 그들의 참된 값에 도달한 후, 그 스테이지가 입력을 평가하여 가산 연산을 수행할 수 있게 한다.
이상 본 발명이 바람직한 실시예를 참조하여 도시되고 기술되었지만, 본 발명의 통상의 지식을 가진 자라면 본 발명의 정신 및 범주로부터 벗어나지 않고 형태 및 세부사항에 있어 여러 가지 변경이 이루어질 수 있음을 이해할 것이다.

Claims (19)

  1. 승산기용의 3-2 캐리-보존 가산기(a 3-2 carry-save adder)에 있어서 ① ㉮ 제1전압 라인에 접속된 제1교차 결합된 트랜지스터 쌍(a first pair of cross-coupled transistors)-상기 제1교차 결합된 트랜지스터 쌍의 제1트랜지스터의 출력이 상기 제1 교차결합된 트랜지스터 쌍의 제2트랜지스터의 입력에 결합되어 그를 제어하고, 상기 제1 교차결합된 트랜지스터 쌍의 제2 트랜지스터의 출력이 상기 제1교차결합된 트랜지스터 쌍의 제1 트랜지스터의 입력에 결합되어 그를 제어함 -과, ㉯ 제1전압 라인에 접속된 제1터미널과, 상기 제1교차 결합된 트랜지스터 쌍의 출력 터미널에 접속된 제2터미널을 제각기 갖고, 클럭에 의해 제어되는 제1 및 제2 프리챠지 트랜지스터(a first and second precharge transistor)와, ㉰ 제2전압 라인에 접속되며, 하나의 출력과 상기 클럭의 컴플리먼트(complement)에 의해 제어되는 하나의 입력을 갖는 제1인에이블 트랜지스터(a first enable transistor)와, ㉱ 3개의 입력 신호 및 3개의 컴플리먼트 입력 신호를 수신하고, 하나의 캐리 출력 및 하나의 캐리 컴플리먼트 출력을 가지며, 상기 제1 인에이블 트랜지스터의 출력에 의해 인에이블되는 캐리 회로(a carry circuit)- 상기 캐리 출력은 상기 제1교차 접속된 트랜지스터 쌍의 제1 트랜지스터의 출력 터미널에 접속되고, 상기 캐리 컴플리먼트 출력은 상기 제1교차접속된 트랜지스터 쌍의 제2트랜지스터의 출력 터미널에 접속됨-를 구비하는 캐리 셀(a carry cell)과, ② ㉮ 상기 제1전압 라인에 접속된 제2교차 결합된 트랜지스터 쌍 -상기 제2교차결합된 트랜지스터 쌍의 제1트랜지스터의 출력이 상기 제2교차 결합된 트랜지스터 쌍의 제2트랜지스터의 입력에 결합되어 그를 제어하며, 상기 제2교차 결합된 트랜지스터 쌍의 제2트랜지스터의 출력이 상기 제2교차 결합된 트랜지스터 쌍의 제1트랜지스터의 입력에 결합되어 그를 제어함 -과, ㉯ 상기 제1전압 라인에 접속된 제1터미널과, 상기 제1교차 결합된 트랜지스터 쌍의 출력 터미널에 접속된 제2 터미널을 각기 가지며, 클럭에 의해 제어되는 제3 및 제4 프리챠지 트랜지스터와, ㉰ 제2전압 라인에 접속되며, 하나의 출력과, 상기 클럭의 컴플리먼트에 의해 제어되는 입력을 갖는 제2인에이블 트랜지스터와, ㉱ 3개의 입력 신호 및 3개의 컴플리먼트 입력 신호를 수신하고, 하나의 합 출력과 하나의 합 컴플리먼트 출력을 가지며, 상기 제2인에이블 트랜지스터의 출력에 의해 인에이블되는 캐리 회로-상기 합 출력은 상기 제2교차결합된 트랜지스터 쌍의 제1트랜지스터의 출력 터미널에 접속되며, 상기 합 컴플리먼트 출력은 상기 제2교차결합된 트랜지스터 쌍의 제2트랜지스터의 출력 터미널에 접속됨-를 구비하는 합 셀(a sum cell)을 포함하는 3-2 캐리-보존 가산기.
  2. 제1항에 있어서, 상기 제1교차결합된 트랜지스터 쌍의 입력 터미널들간에 접속되어 상기 클럭에 의해 제어되는 제1등화 트랜지스터(a first equalization transistor)와, 상기 제2교차결합된 트랜지스터의 입력 터미널들간에 접속되어 상기 클럭에 의해 제어되는 제2등화 트랜지스터를 더 포함하는 3-2 캐리-보존 가산기.
  3. 제1항에 있어서, 상기 캐리 회로는 상기 제1인에이블 트랜지스터의 출력이 상기 캐리 회로를 상기 제2전압 라인에 접속시킴으로써 인에이블되며, 상기 합 회로는 상기 제2인에이블 트랜지스터의 출력이 상기 합 회로를 상기 제2전압 라인에 접속시킴으로써 인에이블되는 3-2 캐리-보존 가산기.
  4. 제1항에 있어서, 상기 프리챠지 트랜지스터는 N-MOS 트랜지스터인 3-2 캐리-보존 가산기.
  5. 제1항에 있어서, 상기 제1 및 제2교차결합된 트랜지스터 쌍들은 P-MOS 트랜지스터인 3-2 캐리-보존 가산기.
  6. 제1항에 있어서, 상기 인에이블 트랜지스터는 N-MOS 트랜지스터인 3-2 캐리-보존 가산기.
  7. 어레이 승산기(an array multiplier)에 있어서, 승산기 어레이(a multiplier array)로서 구성된 3-2 캐리-보존 가산기 어레이-상기 어레이는, 입력을 수신하며 상기 어레이의 평가 사이클(an evalution cycle) 앞에 설치된 제1스테이지(a first stage)로부터 부분 적의 합(sum of partial products)이 출력되는 최종 스테이지까지 계층적으로 설계된 다수의 스테이지들로 나뉘어지며, 임의의 특정 스테이지는 이전 스테이지로부터의 모든 입력 신호들을 수신하는 모든 3-2 캐리-보존 가산기들을 포함하고 있고, 적어도 하나의 입력은 인접하는 이전 스테이지로부터의 입력임- 를 포함하되, 상기 각 3-2 캐리-보존 가산기는 ① ㉮ 제1전압 라인에 접속된 제1교차 결합된 트랜지스터 쌍 -상기 제1교차 결합된 트랜지스터 쌍의 제1트랜지스터의 출력은 제1교차 결합된 트랜지스터 쌍의 제2트랜지스터의 입력에 결합되어 그를 제어하고, 상기 제1교차 결합된 트랜지스터 쌍의 제2트랜지스터의 출력은 상기 제1교차 결합된 트랜지스터 쌍의 제1트랜지스터의 입력에 결합되어 그를 제어함- 과, ㉯ 상기 제1전압 라인에 접속된 제1터미널과, 상기 제1교차 결합된 트랜지스터 쌍의 출력 터미널에 접속된 제2터미널을 각기 가지며, 클럭에 의해 제어되는 제1 및 제2프리챠지 트랜지스터와, ㉰ 제2전압 라인에 접속되고, 하나의 출력과 상기 클럭을 컴플리먼트에 의해 제어되는 하나의 입력을 갖는 제1인에이블 트랜지스터와, ㉱ 3개의 입력 신호 및 3개의 컴플리먼트 입력 신호를 수신하고, 하나의 캐리 출력 및 하나의 캐리 컴플리먼트 출력을 가지며, 상기 제1인에이블 트랜지스터의 출력에 의해 인에이블되는 캐리 회로 -상기 캐리 출력은 상기 제1교차 결합된 트랜지스터 쌍의 제1트랜지스터의 출력 터미널에 접속되고, 상기 캐리 컴플리먼트 출력은 상기 제1교차 결합된 트랜지스터 쌍의 제2 트랜지스터의 출력 터미널에 접속됨- 를 구비하는 캐리 셀과 ② ㉮ 상기 제1전압 라인에 접속된 제2교차 결합된 트랜지스터 쌍 -상기 제2교차 결합된 트랜지스터 쌍의 제1트랜지스터의 출력은 상기 제2교차 결합된 트랜지스터 쌍의 제2 트랜지스터의 입력에 결합되어 그를 제어하고, 상기 제2교차결합된 트랜지스터 쌍의 제2트랜지스터의 출력은 상기 제2교차 결합된 트랜지스터 쌍의 제1트랜지스터의 입력에 결합되어 그를 제어함- 과, ㉯ 상기 제1전압 라인에 접속된 제1터미널과 상기 제2교차 결합된 트랜지스터 쌍의 출력 터미널에 접속된 제2터미널을 각기 갖고 클럭에 의해 제어되는 제3 및 제4프리챠지 트랜지스터와, ㉰ 제2전압 라인에 접속되며, 출력과, 상기 클럭의 컴플리먼트에 의해 제어되는 입력을 갖는 제2인에이블 트랜지스터와, ㉱ 3개의 입력 신호 및 3개의 컴플리먼트 입력 신호를 수신하며, 하나의 합 출력 및 하나의 합 컴플리먼트 출력을 가지며, 상기 제2인에이블 트랜지스터의 출력에 의해 인에이블되는 캐리 회로- 상기 합 출력은 상기 제2교차 결합된 트랜지스터 쌍의 제1트랜지스터의 출력 터미널에 접속되며, 상기 합 컴플리먼트 출력은 상기 제2교차 결합된 트랜지스터 쌍의 제2트랜지스터의 출력 터미널에 접속됨- 를 구비하는 합 셀을 포함하는 어레이 승산기.
  8. 상기 제1교차 결합된 트랜지스터 쌍의 입력 터미널들간에 접속되며 상기 클럭에 의해 제어되는 제1등화 트랜지스터와, 상기 제2교차 결합된 트랜지스터 쌍의 입력 터미널들간에 접속되며 상기 클럭에 의해 제어되는 제2등화 트랜지스터를 더 포함하는 어레이 승산기.
  9. 제7항에 있어서, 상기 캐리 회로는, 상기 제1인에이블 트랜지스터의 출력이 상기 캐리 회로를 상기 제2전압 라인에 접속시킴으로써 인에이블되고, 상기 합 회로는 상기 제2인에이블 트랜지스터의 출력이 상기 합 회로를 상기 제2전압 라인에 접속시킴으로써 인에이블되는 어레이 승산기.
  10. 제7항에 있어서, 상기 프리챠지 트랜지스터들은 N-MOS 트랜지스터인 어레이 승산기.
  11. 제7항에 있어서, 상기 제1 및 제2교차 결합된 트랜지스터 쌍들은 P-MOS 트랜지스터인 어레이 승산기.
  12. 제1항에 있어서, 상기 인에이블 트랜지스터들은 N-MOS 트랜지스터인 어레이 승산기.
  13. 승산기 어레이(a multiplier array)로서 구성된 4-2 캐리-보존 가산기 어레이 -상기 어레이는, 입력을 수신하며 상기 어레이의 평가 사이클 앞에 설치된 제1스테이지(a first stage)로부터 부분 적의 합(sum of partial products)이 출력되는 최종 스테이지까지 계층적으로 설계된 다수의 스테이지들로 나뉘어지며, 임의의 특정 스테이지는 이젠 스테이지로부터의 모든 입력 신호들을 수신하는 모든 4-2 캐리-보존 가산기들을 포함하고, 적어도 하나의 입력은 인접하는 이전 스테이지로부터의 입력임- 를 포함하되, 특정 스테이지의 각 4-2 캐리-보존 가산기는 ①제1, 제2 및 제3입력을 수신하여 제1캐리 및 제1합을 출력하는 제1 3-2 캐리-보존 가산기와, ② 상기 제1 3-2 캐리-보존 가산기로부터의 제1합 입력, 제4신호 입력 및 다른 4-2 캐리-보존 가산기의 제1 3-2 캐리-보존 가산기로부터 수신된 제1캐리 입력을 수신하여, 제2캐리 및 제2합을 출력하는 제2 3-2 캐리-보존 가산기를 포함하며, 상기 각 3-2 캐리-보존 가산기는 ㉠ ㉮ 제1전압 라인에 접속된 제1교차 결합된 트랜지스터 쌍 -상기 제1교차 결합된 트랜지스터 쌍의 제1트랜지스터의 출력은 제1교차결합된 트랜지스터 쌍의 제2트랜지스터의 입력에 결합되어 그를 제어하고, 상기 제1교차 결합된 트랜지스터 쌍의 제2트랜지스터의 출력은 상기 제1교차 결합된 트랜지스터 쌍의 제1트랜지스터의 입력에 결합되어 그를 제어함- 과, ㉯ 상기 제1전압 라인에 접속된 제1터미널과, 상기 제1교차 결합된 트랜지스터 쌍의 출력 터미널에 접속된 제2터미널을 각기 가지며, 클럭에 의해 제어되는 제1 및 제2프리챠지 트랜지스터와, ㉰ 제2전압 라인에 접속되고, 하나의 출력과 상기 클럭의 컴플리먼트에 의해 제어되는 하나의 입력을 갖는 제1인에이블 트랜지스터와, ㉱ 3개의 입력 신호 및 3개의 컴플리먼트 입력 신호를 수신하고, 하나의 캐리 출력 및 하나의 캐리 컴플리먼트 출력을 가지며, 상기 제1인에이블 트랜지스터의 출력에 의해 인에이블되는 캐리 회로- 상기 캐리 출력은 상기 제1교차 결합된 트랜지스터 쌍의 제1트랜지스터의 출력 터미널에 접속되고, 상기 캐리 컴플리먼트 출력은 상기 제1교차 결합된 트랜지스터 쌍의 제2트랜지스터의 출력 터미널에 접속됨- 를 구비하는 캐리 셀과, ㉡ ㉮ 상기 제1전압 라인에 접속된 제2교차 결합된 트랜지스터 쌍 -상기 제2 교차결합된 트랜지스터 쌍의 제1트랜지스터의 출력은 상기 제2교차 결합된 트랜지스터 쌍의 제2트랜지스터의 입력에 결합되어 그를 제어하고, 상기 제2교차 결합된 트랜지스터 쌍의 제2트랜지스터의 출력은 상기 제2교차 결합된 트랜지스터 쌍의 제1트랜지스터 입력에 결합되어 그를 제어함- 과, ㉯ 상기 제1전압 라인에 접속된 제1터미널과 상기 제2교차결합된 트랜지스터 쌍의 출력 터미널에 접속된 제2터미널을 각기 갖고 클럭에 의해 제어되는 제3 및 제4프리챠지 트랜지스터와, ㉰ 제2전압 라인에 접속되며, 출력과, 상기 클럭의 컴플리먼트에 의해 제어되는 입력을 갖는 제2인에이블 트랜지스터와, ㉱ 3개의 입력 신호 및 3개의 컴플리먼트 입력 신호를 수신하며, 하나의 합 출력 및 하나의 합 컴플리먼트 출력을 가지며, 상기 제2인에이블 트랜지스터의 출력에 의해 인에이블되는 캐리 회로 -상기 합 출력은 상기 제2교차 결합된 트랜지스터 쌍의 제1트랜지스터의 출력 터미널에 접속되며, 상기 합 컴플리먼트 출력은 상기 제2교차 결합된 트랜지스터 쌍의 제2트랜지스터의 출력터미널에 접속됨- 를 구비하는 합 셀을 포함하는 어레이 승산기.
  14. 제13항에 있어서, 적어도 하나의 특정 스테이지에 제공되는 상기 클럭의 컴플리먼트는, 상기 인접하는 이전 스테이지에 제공되는 상기 클럭의 컴플리먼트를 사전결정된 시간(a predetermined time)만큼 지연시키는 연관된 지연 요소(an associated delay element)에 의해 발생되며, 상기 사전결정된 시간은 신호가 4-2 캐리-보존 가산기의 입력에서 출력으로 전파하는데 소요되는 시간으로 선택되는 어레이 승산기.
  15. 제13항에 있어서, 상기 제1교차 결합된 트랜지스터 쌍의 입력 터미널들간에 접속되며 상기 클럭에 의해 제어되는 제1등화 트랜지스터와, 상기 제2 교차 결합된 트랜지스터 쌍의 입력 터미널들간에 접속되며 상기 클럭에 의해 제어되는 제2등화 트랜지스터를 더 포함하는 어레이 승산기.
  16. 제13항에 있어서, 상기 캐리 회로는 상기 제1인에이블 트랜지스터의 출력이 상기 캐리 회로를 상기 제2전압 라인에 접속시킴으로써 인에이블되고, 상기 합 회로는 상기 제2인에이블 트랜지스터의 출력이 상기 합 회로를 상기 제2전압 라인에 접속시킴으로써 인에이블되는 어레이 승산기.
  17. 제13항에 있어서, 상기 프리챠지 트랜지스터들은 N-MOS 트랜지스터인 어레이 승산기.
  18. 제13항에 있어서, 상기 제1 및 제2교차 결합된 트랜지스터 쌍들은 PMOS 트랜지스터인 어레이 승산기.
  19. 제13항에 있어서, 상기 인에이블 트랜지스터들은 N-MOS 트랜지스터인 어레이 승산기.
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Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100203302B1 (ko) * 1995-12-30 1999-06-15 김영환 엔-모스를 이용한 스테이틱 및 다이나믹 가산기
US5805491A (en) * 1997-07-11 1998-09-08 International Business Machines Corporation Fast 4-2 carry save adder using multiplexer logic
US6037891A (en) * 1998-02-23 2000-03-14 Motorola, Inc. Low power serial analog-to-digital converter
US6523049B1 (en) * 1999-12-21 2003-02-18 International Business Machines Corporation Circuit and method for determining greater than or equal to three out of sixty-six
US6732136B1 (en) * 1999-12-23 2004-05-04 Intel Corporation Differential, low voltage swing reducer
JP2001217707A (ja) 2000-01-31 2001-08-10 Sony Corp 論理セル及びそれを用いた論理回路
US6785703B2 (en) * 2001-05-24 2004-08-31 International Business Machines Corporation Simultaneous dual rail static carry-save-adder circuit using silicon on insulator technology
US7392277B2 (en) * 2001-06-29 2008-06-24 Intel Corporation Cascaded domino four-to-two reducer circuit and method
US7302460B1 (en) 2003-09-11 2007-11-27 Altera Corporation Arrangement of 3-input LUT's to implement 4:2 compressors for multiple operand arithmetic
KR100985110B1 (ko) * 2004-01-28 2010-10-05 삼성전자주식회사 단순한 구조의 4:2 ｃｓａ 셀 및 4:2 캐리 저장 가산 방법
US8135768B2 (en) * 2005-03-02 2012-03-13 Mtekvision Co., Ltd. Adder with reduced capacitance
US7298171B2 (en) 2005-07-08 2007-11-20 United Memories, Inc. Layout area efficient, high speed, dynamic multi-input exclusive or (XOR) and exclusive NOR (XNOR) logic gate circuit designs for integrated circuit devices
US20070233760A1 (en) * 2006-03-29 2007-10-04 Sanu Mathew 3:2 Bit compressor circuit and method
US8477833B2 (en) * 2009-02-06 2013-07-02 International Business Machines Corporation Circuits and methods for DFE with reduced area and power consumption
US9787290B2 (en) * 2015-05-20 2017-10-10 Altera Corporation Resource-saving circuit structures for deeply pipelined systolic finite impulse response filters
US10164773B2 (en) 2016-09-30 2018-12-25 Intel Corporation Energy-efficient dual-rail keeperless domino datapath circuits
US10613829B2 (en) 2018-05-17 2020-04-07 Qualcomm Incorporated Performance power optimized full adder

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4049974A (en) * 1971-08-31 1977-09-20 Texas Instruments Incorporated Precharge arithmetic logic unit
US4367420A (en) * 1980-06-02 1983-01-04 Thompson Foss Incorporated Dynamic logic circuits operating in a differential mode for array processing
US4570084A (en) * 1983-11-21 1986-02-11 International Business Machines Corporation Clocked differential cascode voltage switch logic systems
JPS60205631A (ja) * 1984-03-29 1985-10-17 Toshiba Corp 全加算回路
JPS60247733A (ja) * 1984-05-24 1985-12-07 Toshiba Corp 論理演算回路
JPS61114338A (ja) * 1984-11-09 1986-06-02 Hitachi Ltd 乗算器
JPS61264820A (ja) * 1985-05-20 1986-11-22 Fujitsu Ltd ダイナミツク論理回路
US4794342A (en) * 1986-06-04 1988-12-27 Nec Corporation Intermediate frequency amplification circuit capable of detecting a field strength with low electric power
JPS63164612A (ja) * 1986-12-26 1988-07-08 Hitachi Ltd 演算回路
WO1989002120A1 (en) * 1987-08-25 1989-03-09 Hughes Aircraft Company High-speed digital adding system
US4896057A (en) * 1988-09-14 1990-01-23 United States Of America As Represented By The Administrator, National Aeronautics And Space Administration High-speed dynamic domino circuit implemented with gaas mesfets
US5030857A (en) * 1989-08-25 1991-07-09 Ncr Corporation High speed digital computer data transfer system having reduced bus state transition time
US5272395A (en) * 1991-04-05 1993-12-21 Analog Devices, Inc. CMOS strobed comparator
US5228106A (en) * 1991-05-30 1993-07-13 Integrated Device Technology, Inc. Track-and-regenerate amplifiers and memories using such amplifiers
US5272397A (en) * 1992-03-27 1993-12-21 International Business Machines Corp. Basic DCVS circuits with dual function load circuits
US5250860A (en) * 1992-06-25 1993-10-05 International Business Machines Corporation Three-level cascode differential current switch
US5343418A (en) * 1992-08-25 1994-08-30 Intel Corporation Three-to-two carry save adder cell

Also Published As

Publication number Publication date
EP0706116A1 (en) 1996-04-10
JPH08123665A (ja) 1996-05-17
US5491653A (en) 1996-02-13

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