JPS61114338A - 乗算器 - Google Patents
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- JPS61114338A JPS61114338A JP59234909A JP23490984A JPS61114338A JP S61114338 A JPS61114338 A JP S61114338A JP 59234909 A JP59234909 A JP 59234909A JP 23490984 A JP23490984 A JP 23490984A JP S61114338 A JPS61114338 A JP S61114338A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、集積化が容易な構成で、高速な乗算器に関す
る。
る。
〔発明の背景〕
信号処理用の汎用ＬＳＩは高速の並列乗算器を搭載して
いる。
いる。
そのため、高速の積和演算を行なうことができ。
音声信号処理の分野では実時間処理も可能となっている
。
。
一方、音声分野に比ベデータ量がはるかに多い画像処理
分野では、実時間処理のためにはさらに高速の積和演算
が必要であり、こういった用途にも適用可能な高速の乗
算器が求められている。
分野では、実時間処理のためにはさらに高速の積和演算
が必要であり、こういった用途にも適用可能な高速の乗
算器が求められている。
高速の演算を行なうことが可能な並列乗算器においては
、全加算器を配列状に並べ、部分積の加算を並列に行な
っている。
、全加算器を配列状に並べ、部分積の加算を並列に行な
っている。
この並列乗算のアルゴリズムは次の２つのステップに分
解できる。
解できる。
（１）被乗数と乗数の各ビットの論理積をとることによ
って、複数個の部分積を同時に生成する。
って、複数個の部分積を同時に生成する。
（２）複数個の部分積を並列加算し、積を求める。
上記（１）を高速化する方法として知られているのはＢ
ｏｏｔｈの方法である。
ｏｏｔｈの方法である。
この方法を用いれば、短時間で部分積の数を半分にする
ことが可能である。
ことが可能である。
よって、上記（２）における演算速度を２倍にすること
が可能である。
が可能である。
上記（２）を高速化する方法として、最もよく知られ又
用いられているのは桁上げ保存加算法（Ｃａｒｒｙ ５
ａｎｓ Ａｄｄｉｔｉｏｎ）である。
用いられているのは桁上げ保存加算法（Ｃａｒｒｙ ５
ａｎｓ Ａｄｄｉｔｉｏｎ）である。
第１図に従来の桁上げ保存加算方式の例をあげる。この
方式の原理は、３４Ｉｉ以上の数の和を求める時に、水
平方向の桁上げ伝搬を最後まで延期するという事である
。
方式の原理は、３４Ｉｉ以上の数の和を求める時に、水
平方向の桁上げ伝搬を最後まで延期するという事である
。
すなわち、第１図においてＱ７．Ｑ８．Ｑ９という３数
を全加算５１０２で加算した結果生じた桁上げ信号Ｃｏ
を、同一の水平位置にある上位ビットの全加算［１１０
１にスカせずに、全加算器１０１の和信号Ｓｏとともに
、１段下の全加算器１０４で第４番目の数Ｑｌｌに加算
するわけである。なお、第１図中の黒丸は部分積の各ビ
ットを示している０以上の手続きを加算すべき数でつき
るまでくりかえすと最終的に２つの数が得られる。
を全加算５１０２で加算した結果生じた桁上げ信号Ｃｏ
を、同一の水平位置にある上位ビットの全加算［１１０
１にスカせずに、全加算器１０１の和信号Ｓｏとともに
、１段下の全加算器１０４で第４番目の数Ｑｌｌに加算
するわけである。なお、第１図中の黒丸は部分積の各ビ
ットを示している０以上の手続きを加算すべき数でつき
るまでくりかえすと最終的に２つの数が得られる。
これらの数の１つは、最終段の和信号からなる数で他の
１つは最終段の桁上げ信号からなる数である。この２つ
の数を桁上げ先見加算器を用いて、桁上げ伝搬なしに加
算すれば、結果的に水平方向の桁上げ伝搬をさける事が
でき、その分だけ高速化される。
１つは最終段の桁上げ信号からなる数である。この２つ
の数を桁上げ先見加算器を用いて、桁上げ伝搬なしに加
算すれば、結果的に水平方向の桁上げ伝搬をさける事が
でき、その分だけ高速化される。
現在、上記（２）のステップにおいて、信号が通過する
全加算器の段数を最小にする最高速の方式としては、Ｗ
ａｌｌａｃｅの方式が知られている。
全加算器の段数を最小にする最高速の方式としては、Ｗ
ａｌｌａｃｅの方式が知られている。
この方式の原理は、部分積の加算を並列に行なうという
事である。第２図にこの方式の例を示し。
事である。第２図にこの方式の例を示し。
これにそって説明を加える。なお、図中の黒丸は第１図
と同様に部分積の各ビットを表わしている。
と同様に部分積の各ビットを表わしている。
又、第２図は（Ｑ２２．Ｑ２５．Ｑ２８）。
（Ｑ２３．Ｑ２６．Ｑ２９）、（Ｑ２４．Ｑ２７゜Ｑ３
０）、（Ｑ３１．Ｑ３４．Ｑ３７）、（Ｑ３２゜Ｑ３５
．Ｑ３８）（Ｑ３３．Ｑ３６．Ｑ３９）。
０）、（Ｑ３１．Ｑ３４．Ｑ３７）、（Ｑ３２゜Ｑ３５
．Ｑ３８）（Ｑ３３．Ｑ３６．Ｑ３９）。
（Ｑ４０．Ｑ４２．Ｑ４４）、（Ｑ４１．Ｑ４２゜Ｑ４
５）という３ビツトからなる８コの部分積を加算する例
となっている。１つの全加算器では】。
５）という３ビツトからなる８コの部分積を加算する例
となっている。１つの全加算器では】。
度に３つの数が加算できるので、第２図の１段目の全加
算器２００〜２０２で、３つの部分積Ｑ２２〜Ｑ３０の
加算を行ない、２段目の全加算ｍ２０３〜２０５で、他
の３つの部分積Ｑ３１〜Ｑ３９の加算を行なう事によっ
て５６つの部分積の加算を並列に実行する。
算器２００〜２０２で、３つの部分積Ｑ２２〜Ｑ３０の
加算を行ない、２段目の全加算ｍ２０３〜２０５で、他
の３つの部分積Ｑ３１〜Ｑ３９の加算を行なう事によっ
て５６つの部分積の加算を並列に実行する。
そして１次に１段目の全加算器２００〜２０２の和信号
Ｓからなる数と、残りの２つの部分積を３段目の全加算
器２０６〜２０８で加算し、それと同時に１段目の全加
算器２００〜２０２の桁上げ信号ＣＯからなる１数と、
２段目の全加算器２０３〜２０５の桁上げ信号Ｇｏ、和
信号ＳＯそれぞれからなる２数との計３数を４段目の全
加算器で加算している。
Ｓからなる数と、残りの２つの部分積を３段目の全加算
器２０６〜２０８で加算し、それと同時に１段目の全加
算器２００〜２０２の桁上げ信号ＣＯからなる１数と、
２段目の全加算器２０３〜２０５の桁上げ信号Ｇｏ、和
信号ＳＯそれぞれからなる２数との計３数を４段目の全
加算器で加算している。
このように、 ｌ１ｌａｌｌａｃａの方式ではｎコの部
分積を３コずつ−コの組に分ける。そして各組を並列に
加算する事によって１桁上げ信号からなる数−時に得る
。すなわちｎコの被加算数を全加算器１段分の遅延で−
ｎコに減らすわけである。
分積を３コずつ−コの組に分ける。そして各組を並列に
加算する事によって１桁上げ信号からなる数−時に得る
。すなわちｎコの被加算数を全加算器１段分の遅延で−
ｎコに減らすわけである。
そして、得られた一ｎコの数と、もし部分積がまだ残っ
ていればそれも合わせたものを再び、３コずつの組に分
けて、上記の手続きをくりがえす。
ていればそれも合わせたものを再び、３コずつの組に分
けて、上記の手続きをくりがえす。
そうすると、全加算器１段分の遅延で被加算数を一ずつ
に減らすことが可能となる。
に減らすことが可能となる。
よって、この方式を用いると、ｎコの部分積を２コに減
らすまでに通過する全加算器の段数はｆｌｏｇｎに比例
することになる。
らすまでに通過する全加算器の段数はｆｌｏｇｎに比例
することになる。
第１図の通常の桁上げ保存加算方式では、ｎコの部分積
を２コに減らすまでに通過する全加算器の段数がｎ−２
であった事を考慮すると、１ｌａｌｌａｃａの方式が非
常に高速な加算方式であることがわかる。すなわち、現
在、全加算器の通過段数が最小となる乗算方式はＢｏｏ
ｔｈの方式とＷａｌｌａｃｅの方式を併用する事によっ
て得られる。
を２コに減らすまでに通過する全加算器の段数がｎ−２
であった事を考慮すると、１ｌａｌｌａｃａの方式が非
常に高速な加算方式であることがわかる。すなわち、現
在、全加算器の通過段数が最小となる乗算方式はＢｏｏ
ｔｈの方式とＷａｌｌａｃｅの方式を併用する事によっ
て得られる。
しかし、ＬＳＩ上で乗算器を構成する場合を考えてみる
と、 ｖａｌｌａｃ６の方式では配線数、配線長が増加
し、又非常に結線が複雑となるために配線遅延が生じ、
全加算器の通過段数だけではその速度を評価することが
できない、そして、上記理由のために回路面積も増大し
論理設計やレイアウト設計の工数も増加するという難点
がある。
と、 ｖａｌｌａｃ６の方式では配線数、配線長が増加
し、又非常に結線が複雑となるために配線遅延が生じ、
全加算器の通過段数だけではその速度を評価することが
できない、そして、上記理由のために回路面積も増大し
論理設計やレイアウト設計の工数も増加するという難点
がある。
このため、第３図のような従来の桁上げ保存加算方式を
改良し、偶数段にある全加算器と奇数段にある全加算器
をそれぞれ別々に結線する方式が提案されている（Ｄｉ
ｇｅｓｔ ｏｆ Ｔａｃｈ、 Ｐａｐｅｒｓ １９８４
ＩＥＥＥ ｌ５ＳＣＣ”Ａ ＣＭＯ５／ＳＯ５Ｍｕｌｅ
ｉｐｌｉａｒ” Ｐ９２〜９３）。
改良し、偶数段にある全加算器と奇数段にある全加算器
をそれぞれ別々に結線する方式が提案されている（Ｄｉ
ｇｅｓｔ ｏｆ Ｔａｃｈ、 Ｐａｐｅｒｓ １９８４
ＩＥＥＥ ｌ５ＳＣＣ”Ａ ＣＭＯ５／ＳＯ５Ｍｕｌｅ
ｉｐｌｉａｒ” Ｐ９２〜９３）。
この方式では、ｎコの被加算数を偶数行と奇数行の２つ
の組に分けて、−コずつ並列に桁上げ保存加算するため
、全加算器通過段数を従来の−にできる、第３図におい
ては、全加算器３００，３０１゜３０２．３０６，３０
７，３０８，３１２，３１３゜３１４が奇数行の桁上げ
保存加算回路を全加算器３０３．３０４，３０５，３０
９，３１０，３１１が偶数行の桁上げ保存加算回路を構
成している。
の組に分けて、−コずつ並列に桁上げ保存加算するため
、全加算器通過段数を従来の−にできる、第３図におい
ては、全加算器３００，３０１゜３０２．３０６，３０
７，３０８，３１２，３１３゜３１４が奇数行の桁上げ
保存加算回路を全加算器３０３．３０４，３０５，３０
９，３１０，３１１が偶数行の桁上げ保存加算回路を構
成している。
又、図中の黒丸は前例と同様に部分積の各ビットを表わ
している。
している。
さらに、この方式は従来の桁上げ保存加算回路の規則性
をくずすことがないので、配線量、配線の複雑さも増加
することがないという利点を有している。しかしながら
、全加算器通過段数の点では、Ｗａｌｌｉｃｅの方式の
ｎｏｇｎに対して−となるので、速度の面で若干劣って
いる問題があった。
をくずすことがないので、配線量、配線の複雑さも増加
することがないという利点を有している。しかしながら
、全加算器通過段数の点では、Ｗａｌｌｉｃｅの方式の
ｎｏｇｎに対して−となるので、速度の面で若干劣って
いる問題があった。
本発明は上記のような背景のもとに、従来の最高速方式
とほぼ同じ全加算器通過段数を持ちなからも、規則的な
配列構造が可能なＶＬＳＩ向きの高速乗算器を提供する
ものである。
とほぼ同じ全加算器通過段数を持ちなからも、規則的な
配列構造が可能なＶＬＳＩ向きの高速乗算器を提供する
ものである。
本発明の特徴は、桁上げ保存加算回路において単位加算
回路への入力信号の到着時間差を作り出す事により、和
信号１桁上げ信号伝搬中の余分な待ち時間をなくしたこ
とになる。
回路への入力信号の到着時間差を作り出す事により、和
信号１桁上げ信号伝搬中の余分な待ち時間をなくしたこ
とになる。
本発明の実施例を述べるに先立って、従来の桁上げ保存
加算回路の信号の流れを説明し、従来例の問題点を明ら
かにする。
加算回路の信号の流れを説明し、従来例の問題点を明ら
かにする。
第４図は従来の桁上げ保存加算回路である。
この回路の構成要素である全加算器は通常第５図に示す
ような、前段と後段に別れた２段構成のもの（ｂ）、（
ｃ）が使用されている。
ような、前段と後段に別れた２段構成のもの（ｂ）、（
ｃ）が使用されている。
今、以下の説明を分りやすくするために、前段と後段の
回路は同一の遅延時間を持つと仮定する。
回路は同一の遅延時間を持つと仮定する。
ただし、必ずしもそうである必要はない、しかしながら
、ＩＩＩＲ，後段が同一の遅延時間を持つ場合が最適と
なる。
、ＩＩＩＲ，後段が同一の遅延時間を持つ場合が最適と
なる。
第４図の従来例中の１つの全加算器４０７に注目し、そ
の入出力のタイミングを考える。
の入出力のタイミングを考える。
全加算器への３つの入力信号のうち、１つは加算すべき
部分積Ｑ８６であり、時間的には一番早く到着している
。
部分積Ｑ８６であり、時間的には一番早く到着している
。
この入力信号は全加算器の前段に入力されており黒丸で
示しである。
示しである。
他の２つの入力信号は、−股上の全加算器の出力信号で
あり、この構成ではほぼ同時に到着する。
あり、この構成ではほぼ同時に到着する。
この場合の入出力の詳細なタイミングを第６図に示す。
第６図において、信号ＡとＣはそれぞれ１段上の全加算
器の和信号Ｓｏと桁上げ信号Ｇｏであるから同時に到着
する。信号Ａは到着と同時に後段に入力されるが、信号
Ｃは到着と同時に前段に入力される。
器の和信号Ｓｏと桁上げ信号Ｇｏであるから同時に到着
する。信号Ａは到着と同時に後段に入力されるが、信号
Ｃは到着と同時に前段に入力される。
故に、全加算器１段分の遅延時間をＴ、１とすると、信
号Ｃが入力されてから、中間信号りが決ます るまでに−Ｔｖ、かかり、信号りが決まってから、出力
信号Ｅ、Ｆが決まるまでに−Ｔ０かかる。
号Ｃが入力されてから、中間信号りが決ます るまでに−Ｔｖ、かかり、信号りが決まってから、出力
信号Ｅ、Ｆが決まるまでに−Ｔ０かかる。
すなわち、信号Ａは全加算器の後段に到着してから、信
号りが決まるまで、−Ｔいだけ待ってぃることになる。
号りが決まるまで、−Ｔいだけ待ってぃることになる。
この待ち時間のために、第４図の従来例においては、全
加算器一段当りＴ１という遅延時間が、かかっていた。
加算器一段当りＴ１という遅延時間が、かかっていた。
本発明は、このような無駄な待ち時間を解消することに
よって高速化を図ることが可能な乗算方式を提供するも
のである。
よって高速化を図ることが可能な乗算方式を提供するも
のである。
つまり、Ｃ信号をＡ信号より−Ｔ１だけ早く到着させれ
ば、Ｄ信号が確定する時刻は、Ａ信号が到着する時刻と
同一になる。よって、出力信号Ｇｏ、Ｓｏが確定するに
は、Ａ信号が到着してから−Ｔ２．後となる。この場合
の各信号の関係を第７図に示す、第７図は前述したよう
に、Ｃ信号をＡ信号より−Ｔ Ｆ ＆だけ早く到着させ
た場合の出力信号ＣＯ＋Ｓｏのタイミングを示しており
、Ａ信号が到着してから−Ｔ７後に出力信号Ｇｏ、Ｓ。
ば、Ｄ信号が確定する時刻は、Ａ信号が到着する時刻と
同一になる。よって、出力信号Ｇｏ、Ｓｏが確定するに
は、Ａ信号が到着してから−Ｔ２．後となる。この場合
の各信号の関係を第７図に示す、第７図は前述したよう
に、Ｃ信号をＡ信号より−Ｔ Ｆ ＆だけ早く到着させ
た場合の出力信号ＣＯ＋Ｓｏのタイミングを示しており
、Ａ信号が到着してから−Ｔ７後に出力信号Ｇｏ、Ｓ。
が得られているのがわかる。以下に、Ｃ信号を−ＴＦＡ
だけ早めることが可能な本発明の乗算春情成について、
実施例を用いて説明する。
だけ早めることが可能な本発明の乗算春情成について、
実施例を用いて説明する。
第８図は本発明の第１の実施例である。なお、図中の黒
丸は部分積の各ビットを示している１本発明の第１の実
施例においては、各全加算器で、上記Ｃ信号に相当する
信号として、２段上の桁上げ信号を用いている６例えば
、全加算器８０７は、上記Ｃ信号に相当する信号として
全加算＠８０２の桁上げ信号を用いている。第４図の従
来例においては、上記Ｃ信号に相当する信号として、１
段上の全加算器の桁上げ信号を用いていたのに対し、第
８図の実施例では各全加算器で、上記Ｃ信号に相当する
信号を上記Ａ信号に相当する信号より−Ｔ１だけ早く入
力することが可能となる。又、第８図の実施例では、上
から２段目にある全加算器８０３，８０４，８０５に２
段上の桁上げ信号が存在しないので、°その代わりに部
分積Ｑ１０４゜Ｑ１０６．Ｑ１０８を入力する。
丸は部分積の各ビットを示している１本発明の第１の実
施例においては、各全加算器で、上記Ｃ信号に相当する
信号として、２段上の桁上げ信号を用いている６例えば
、全加算器８０７は、上記Ｃ信号に相当する信号として
全加算＠８０２の桁上げ信号を用いている。第４図の従
来例においては、上記Ｃ信号に相当する信号として、１
段上の全加算器の桁上げ信号を用いていたのに対し、第
８図の実施例では各全加算器で、上記Ｃ信号に相当する
信号を上記Ａ信号に相当する信号より−Ｔ１だけ早く入
力することが可能となる。又、第８図の実施例では、上
から２段目にある全加算器８０３，８０４，８０５に２
段上の桁上げ信号が存在しないので、°その代わりに部
分積Ｑ１０４゜Ｑ１０６．Ｑ１０８を入力する。
この場合には、上記Ｃ信号に相当する信号が、上記Ａ信
号に相当する信号よりＴＦｌだけ早く入力されるので、
やはり信号の余分な待ち時間はない。
号に相当する信号よりＴＦｌだけ早く入力されるので、
やはり信号の余分な待ち時間はない。
ただし、最上段にある全加算器８００，８０１゜８０２
には、それぞれ３つの部分積が同時に入力されるため、
各全加算器で上記Ａ信号に相当する信号の待ち時間は取
り除く事ができない。
には、それぞれ３つの部分積が同時に入力されるため、
各全加算器で上記Ａ信号に相当する信号の待ち時間は取
り除く事ができない。
以上の事より、第８図の第１の実施例においては最上段
の全加算器はＴＦＡという遅延時間を持つが、上から２
段目以降の全加算器は−ＴＦＡという遅延時間で信号伝
達を行なう事が可能となりよって全加算器通過段数は−
となる。
の全加算器はＴＦＡという遅延時間を持つが、上から２
段目以降の全加算器は−ＴＦＡという遅延時間で信号伝
達を行なう事が可能となりよって全加算器通過段数は−
となる。
すなわち本発明の第１の実施例は第４図の従来例に比べ
て、規則性や配線の複雑さをほとんど変える事なく、全
加算器の通過段数を−にできるという利点を有している
。
て、規則性や配線の複雑さをほとんど変える事なく、全
加算器の通過段数を−にできるという利点を有している
。
第９図は本発明の第２の実施例である。
前述のＣ信号に相当する信号として、２段前の桁上げ信
号ではなく、２段前の和信号を用いたものであり、第８
図の第１の実施例と同じ効果をもつ。
号ではなく、２段前の和信号を用いたものであり、第８
図の第１の実施例と同じ効果をもつ。
以上の実施例においては、全加算器を前段と後段に分け
て考え全加算器の内部の信号の余分な待ち時間を取り除
いた。
て考え全加算器の内部の信号の余分な待ち時間を取り除
いた。
しかし、本発明は全加算器を１つのブラックボックスと
考えた場合にも適用できる。
考えた場合にも適用できる。
この場合の実施例について以下に述べる。
第１０図（ａ）は全加算器２コからなる。５人力、３出
力の加算回路を用いて乗算器を構成する場合のｉｌｌ成
単位ＵＯを示している。第Ｌｏｌｌ（ｂ）′は信号のタ
イミングを示す。
力の加算回路を用いて乗算器を構成する場合のｉｌｌ成
単位ＵＯを示している。第Ｌｏｌｌ（ｂ）′は信号のタ
イミングを示す。
第１０図中の信号Ｇ、Ｈの黒丸は加算すべき部分積を示
している。
している。
今、信号Ｉ、Ｊ、Ｋが同時に入力されると、■信号は前
段の全加算器に入力し、Ｊ、に信号は後段の全加算器に
入力される。
段の全加算器に入力し、Ｊ、に信号は後段の全加算器に
入力される。
よって、Ｊ、に信号は、工信号が入力されてがら中間信
号りが決まるまで、Ｔｏだけ待たされる。
号りが決まるまで、Ｔｏだけ待たされる。
故に、■信号をＪ、に信号よりＴｏだけ早く入力すれば
、Ｊ、に信号の待ち時間を取り除く事ができ全加算器２
段からなる上記、構成単位回路の遅延時間を全加算機一
段分子０とすることができる。
、Ｊ、に信号の待ち時間を取り除く事ができ全加算器２
段からなる上記、構成単位回路の遅延時間を全加算機一
段分子０とすることができる。
第１１図は第１０図の構成単位を用いて乗算器を構成し
た場合の本発明の第３の実施例を示している。上記構成
単位回路の３つの出力信号は１つの和信号Ｓと２つの桁
上げ信号Ｃ１，Ｃ２からなるが、この内１つの桁上げ信
号Ｃ１は他の２信号に比べて、Ｔ、１だけ早く出力され
る。
た場合の本発明の第３の実施例を示している。上記構成
単位回路の３つの出力信号は１つの和信号Ｓと２つの桁
上げ信号Ｃ１，Ｃ２からなるが、この内１つの桁上げ信
号Ｃ１は他の２信号に比べて、Ｔ、１だけ早く出力され
る。
第１１図の実施例では、各構成単位回路で上記工信号に
相当する信号として、１段前の構成単位回路の出力信号
のうち早く出力される桁上げ信号Ｃ１を用いている。
相当する信号として、１段前の構成単位回路の出力信号
のうち早く出力される桁上げ信号Ｃ１を用いている。
各構成単位回路の上記Ｊ、に信号に相当する信号として
、１段前の構成単位回路の出力信号のうち遅く出力され
る桁上げ信号Ｃ２と和信号Ｓを用いている。
、１段前の構成単位回路の出力信号のうち遅く出力され
る桁上げ信号Ｃ２と和信号Ｓを用いている。
このようにすると、第１１図の実施例では各構成単位回
路で上記工信号に相当する信号が、上記Ｊ、に信号に相
当する信号より、Ｔ２．だけ早く入力させることが可能
となる。ただし、最上段にある構成単位回路Ｕｌ、Ｕ２
には、それぞれ５つの部分積が同時に入力するため、上
記Ｊ、に信号に相当する信号の待ち時間を取り除く事は
できない。
路で上記工信号に相当する信号が、上記Ｊ、に信号に相
当する信号より、Ｔ２．だけ早く入力させることが可能
となる。ただし、最上段にある構成単位回路Ｕｌ、Ｕ２
には、それぞれ５つの部分積が同時に入力するため、上
記Ｊ、に信号に相当する信号の待ち時間を取り除く事は
できない。
故に第１１図の第３の実施例においては、最上段の構成
単位回路Ｕｌ、Ｕ２は２Ｔ２．という全加算１１２段分
の遅延時間を持つが、上から２段目以降の構成単位回路
Ｕ３〜Ｕ６は、Ｔ、１という全加算器１段分の遅延時間
で信号を伝達できる事になる。
単位回路Ｕｌ、Ｕ２は２Ｔ２．という全加算１１２段分
の遅延時間を持つが、上から２段目以降の構成単位回路
Ｕ３〜Ｕ６は、Ｔ、１という全加算器１段分の遅延時間
で信号を伝達できる事になる。
よって、ｎコの数を加算する場合、第１１図の実施例を
用いれば、その全加算器通過段数は−（ｎ＋１）段とす
ることが可能である。
用いれば、その全加算器通過段数は−（ｎ＋１）段とす
ることが可能である。
従来の桁上げ保存加算回路でｎコの数を加算する場合の
全加算器通過段数がｎ−２段であるのに対し、第１１図
の第３の実施例は従来に比べて規則的な構造を保ったま
ま、全加算器の通過段数を約−にできる事がわかる。
全加算器通過段数がｎ−２段であるのに対し、第１１図
の第３の実施例は従来に比べて規則的な構造を保ったま
ま、全加算器の通過段数を約−にできる事がわかる。
以上、構成単位回路が２コの全加算器からなる場合につ
いて述べて来たが１本発明はもつと一般的な場合につい
て適用することが可能である。
いて述べて来たが１本発明はもつと一般的な場合につい
て適用することが可能である。
第１２図は、本発明のより一般的な乗算器を構成をする
場合の示す実施例である。
場合の示す実施例である。
第１２図のように乗算器の基本構成単位として、ｍコの
全加算器からなる、２ｍ＋１人力ｍ＋１出力の構成単位
回路を用いれば、従来の桁上げ保存加算回路に比べて、
全加算器通過段数が−の加算回路を構成できる。
全加算器からなる、２ｍ＋１人力ｍ＋１出力の構成単位
回路を用いれば、従来の桁上げ保存加算回路に比べて、
全加算器通過段数が−の加算回路を構成できる。
この場合も第３の実施例と同様に、信号伝搬中の余分な
待ち時間を取り除くためには、構成単位回路の入力信号
の到着時間にＴ７ずつの時間的なずれが必要となる。
待ち時間を取り除くためには、構成単位回路の入力信号
の到着時間にＴ７ずつの時間的なずれが必要となる。
この入力信号の時間的なずれは、構成単位回路の出力信
号が時間的にＴ７ずつずれている事と。
号が時間的にＴ７ずつずれている事と。
部分積が時間的に一番早く決まっている事を用いて、第
３の実施例と全く同じ方法で生成することができる。
３の実施例と全く同じ方法で生成することができる。
第１３図は本発明の第４の実施例である０本実施例は、
第１の実施例と第３の実施例を組み合わせたものである
。
第１の実施例と第３の実施例を組み合わせたものである
。
すなわち、第１の実施例で用いた前段と後段に別れた２
段構成の全加算器を２つ用いた第１０図の構成単位回路
を考えている。
段構成の全加算器を２つ用いた第１０図の構成単位回路
を考えている。
この場合の構成単位回路を第１４図のＵ１３に、そのタ
イムチャートを第１４図（ｂ）に示す。
イムチャートを第１４図（ｂ）に示す。
第１４図のタイムチャートのように、入力信号に−Ｔ７
．ずつずれた時間差を与えてやれば、全顎算器内外の信
号の余分な待ち時間を取り除く事ができる。すなわち、
第１の実施例と同じ効果により、まず全加算器内部の余
分な待ち時間が取り除かれ、全加算器通過段数が半分に
なる。
．ずつずれた時間差を与えてやれば、全顎算器内外の信
号の余分な待ち時間を取り除く事ができる。すなわち、
第１の実施例と同じ効果により、まず全加算器内部の余
分な待ち時間が取り除かれ、全加算器通過段数が半分に
なる。
さらに、第３の実施例と同じ効果により、構成単位回路
内部の余分な待ち時間が取り除かれ、全加算器通過段数
がさらに半分になり、遅延時間を合計−に短縮すること
が可能になる。
内部の余分な待ち時間が取り除かれ、全加算器通過段数
がさらに半分になり、遅延時間を合計−に短縮すること
が可能になる。
次に第１３図の第４の実施例において上記入力信号の時
間差が生じている事を示す。
間差が生じている事を示す。
第１３図の第４の実施例中の１つの構成単位回路Ｕｌｌ
に注目し、その入出力のタイミングを考える。構成単位
回路Ｕｌｌにおいて、第１４図のＧ、Ｈ信号に相当する
信号として部分積Ｑ１８３゜Ｑ１８４を、工信号に相当
する信号として、一段上の構成単位回路ＵＩＯの早く出
力される桁上げ信号Ｃ１を、Ｊ信号に相当する信号とし
て、二段上の構成単位回路Ｕ８の遅く出力される桁上げ
信号Ｃ２を、Ｋ信号に相当する信号として、一段上の構
成単位回路Ｕ９の和信号Ｓを用いている。
に注目し、その入出力のタイミングを考える。構成単位
回路Ｕｌｌにおいて、第１４図のＧ、Ｈ信号に相当する
信号として部分積Ｑ１８３゜Ｑ１８４を、工信号に相当
する信号として、一段上の構成単位回路ＵＩＯの早く出
力される桁上げ信号Ｃ１を、Ｊ信号に相当する信号とし
て、二段上の構成単位回路Ｕ８の遅く出力される桁上げ
信号Ｃ２を、Ｋ信号に相当する信号として、一段上の構
成単位回路Ｕ９の和信号Ｓを用いている。
この場合、一段上の構成単位回路ＵＩＯの早く出力され
る桁上げ信号Ｃ１と、Ｕ９の和信号ＳがＴ、１だけ時間
的にずれている事と、一段上の構成単位回路Ｕ９の和信
号Ｓが、二段上の構成単位回路Ｕ８の和信号Ｓより−Ｔ
ｒＡだけ遅く出力され、又二段上の構成単位回路Ｕ８の
遅く出力される桁上げ信号Ｃ２と和信号Ｓが同時に出力
される事に注意すると、上記、Ｉ、Ｊ、Ｋに相当する信
号が。
る桁上げ信号Ｃ１と、Ｕ９の和信号ＳがＴ、１だけ時間
的にずれている事と、一段上の構成単位回路Ｕ９の和信
号Ｓが、二段上の構成単位回路Ｕ８の和信号Ｓより−Ｔ
ｒＡだけ遅く出力され、又二段上の構成単位回路Ｕ８の
遅く出力される桁上げ信号Ｃ２と和信号Ｓが同時に出力
される事に注意すると、上記、Ｉ、Ｊ、Ｋに相当する信
号が。
時間的に−Ｔ、Ａずつずれていることがわかる。
第１３図の第４の実施例の上から２段目の各構成単位回
路Ｕ９．ＵＩＯにおいては、２段上の構成単位回路が存
在しないので、上から３段目以降の構成単位回路で用い
た２段上の構成単位回路の遅く出力される桁上げ信号の
代わりに、部分積Ｑ１７９．Ｑ１８２を用いる。
路Ｕ９．ＵＩＯにおいては、２段上の構成単位回路が存
在しないので、上から３段目以降の構成単位回路で用い
た２段上の構成単位回路の遅く出力される桁上げ信号の
代わりに、部分積Ｑ１７９．Ｑ１８２を用いる。
この場合は、上記に信号に相当する信号が入力する時刻
よりＴ、Ａ前までにすべての信号が決まっているので、
構成単位回路Ｕ９．ＵＩＯの出力信号は、上記に信号に
相当する信号であるＵ７゜Ｕ８の和信号Ｓが入力してか
ら−Ｔ、Ａ後に決定する。
よりＴ、Ａ前までにすべての信号が決まっているので、
構成単位回路Ｕ９．ＵＩＯの出力信号は、上記に信号に
相当する信号であるＵ７゜Ｕ８の和信号Ｓが入力してか
ら−Ｔ、Ａ後に決定する。
第１３図の実施例の最上段の構成単位回路Ｕ７゜Ｕ８に
は、それぞれ５つの部分積が同時に入力されるため、各
構成単位回路で入力信号の待ち時間を取り除く事ができ
ない。
は、それぞれ５つの部分積が同時に入力されるため、各
構成単位回路で入力信号の待ち時間を取り除く事ができ
ない。
ただし、最上段の構成単位回路として第１５図の回路を
用いれば、−ＴＦＡの無駄な待ち時間を取り除く事が可
能となり、その遅延時間を−Ｔつとすることが可能であ
る。
用いれば、−ＴＦＡの無駄な待ち時間を取り除く事が可
能となり、その遅延時間を−Ｔつとすることが可能であ
る。
以上の事より、第１３図の第４の実施例においでは最上
段の構成単位回路は２Ｔ７．又は−Ｔ９という遅延時間
を持つが、上から２段目以降の構成単位回路は−Ｔ、Ａ
という遅延時間で信号伝達を行なう事が可能となり、回
路全体での全加算器通過り、第１３図の第４の実施例は
、第４囚の従来例に比べて、規則性や配線の複雑さをほ
とんど変えす る事なく、全加算器の通過段数を約−にできるという利
点を有している。
段の構成単位回路は２Ｔ７．又は−Ｔ９という遅延時間
を持つが、上から２段目以降の構成単位回路は−Ｔ、Ａ
という遅延時間で信号伝達を行なう事が可能となり、回
路全体での全加算器通過り、第１３図の第４の実施例は
、第４囚の従来例に比べて、規則性や配線の複雑さをほ
とんど変えす る事なく、全加算器の通過段数を約−にできるという利
点を有している。
このように、本発明で述べた実施例を種々に組み合わせ
る事によって、さらに全加算器通過段数を減らすことも
可能であり、それらの構成についても本発明に含まれる
ことは言うまでもない。
る事によって、さらに全加算器通過段数を減らすことも
可能であり、それらの構成についても本発明に含まれる
ことは言うまでもない。
第１６図は、本発明の第５の実施例である。
第５の実施例は１本発明の第４の実施例とＢｏｏｔｈの
方式を組み合わせたもので、−十４という全顎算器通過
段数を持ち、従来の桁上げ保存加算回路のみを用いた乗
算方式に比べて、約−の全加算器通過段数しか持たない
。
方式を組み合わせたもので、−十４という全顎算器通過
段数を持ち、従来の桁上げ保存加算回路のみを用いた乗
算方式に比べて、約−の全加算器通過段数しか持たない
。
以上、述べてきた本発明の乗算器構成と、従来の乗算器
構成の全加算器通過段数の比較を第１７図に示す。
構成の全加算器通過段数の比較を第１７図に示す。
第１７１１は横軸をデータのビット長、縦軸を全加算器
通過段数として示しである。
通過段数として示しである。
直線１は、第１図に示した従来の桁上げ保存加算法を用
いた場合、直線２は、第３図に示した公知例を用いた場
合、直線３は、第１３図に示した本発明の第４の実施例
を用いた場合、直線４は、第１５図に示した本発明の第
５の実施例を用いた場合、直線５は、 Ｂｏｏｔｈの方
式と、第２図に示したＷａｌｌａｃｅの方式を併用した
場合をそれぞれ表わしている。
いた場合、直線２は、第３図に示した公知例を用いた場
合、直線３は、第１３図に示した本発明の第４の実施例
を用いた場合、直線４は、第１５図に示した本発明の第
５の実施例を用いた場合、直線５は、 Ｂｏｏｔｈの方
式と、第２図に示したＷａｌｌａｃｅの方式を併用した
場合をそれぞれ表わしている。
この図によると、本発明の第５の実施例を用いた場合の
乗算器構成は、６４ビツト以下で、従来の最高速乗算方
式であるＢｏｏｔｈの方式とＷａｌｌｉｃｅの方式を組
み合わせた場合の構成と、はぼ同じ全加算器通過段数し
か持たないことがわかる。
乗算器構成は、６４ビツト以下で、従来の最高速乗算方
式であるＢｏｏｔｈの方式とＷａｌｌｉｃｅの方式を組
み合わせた場合の構成と、はぼ同じ全加算器通過段数し
か持たないことがわかる。
以上説明してきたように、本発明によれば従来の桁上げ
保存加算回路の規則的な配列を乱すことなく、信号の全
加算器通過段数を半分以下にできる乗算器が得られると
いう大きな効果がある。
保存加算回路の規則的な配列を乱すことなく、信号の全
加算器通過段数を半分以下にできる乗算器が得られると
いう大きな効果がある。
本発明を用いて構成した乗算器は規則的な構造を持って
いるため、ＬＳＩ設計が容易となる。
いるため、ＬＳＩ設計が容易となる。
すなわち、設計工数を大幅に低減し、かつ回路面積を小
さくすることが可能となり、又、構成単位回路に全て同
一のセルを用いることができるので、回路レイアウトが
容易になるという大きな効果がある。
さくすることが可能となり、又、構成単位回路に全て同
一のセルを用いることができるので、回路レイアウトが
容易になるという大きな効果がある。
又、本発明を用いた乗算器は、高速であるため種々の信
号処理が容易になり１画像処理分野にも適用可能となる
という大きな効果がある。
号処理が容易になり１画像処理分野にも適用可能となる
という大きな効果がある。
第１図は従来の桁上げ保存加算回路の構成図、第２図は
ｗａｌｌａｃｅの方式を用いた加算回路の構成図、第３
図は公知例の加算回路の構成図、第４図は従来の桁上げ
保存加算回路で、２段構成の全加算器を用いた場合の構
成図、第５図は２段構成の全加算器の論理図、第６図は
従来の桁上げ保存加算回路における全加算器の入出力タ
イミング図、第７図は本発明の第１の実施例における全
加算器の入出力タイミング図、第８図は本発明の第１の
実施例の構成図、第９図は本発明の第２の実施例の構成
図、第１０図は本発明の第３の実施例における構成単位
回路と入出力タイミングを示す図、第１１図は本発明の
第３の実施例の構成図、第１２図は本発明の第３の実施
例を拡長する場合に用いる構成単位回路の構成図、第１
３図は本発明の第４の実施例の構成図、第１４図は本発
明の第４の実施例における構成単位回路とその入出力タ
イミングを示す図、第１５図は本発明の第４の実施例を
改良するのに用いる構成単位回路の構成図、第１６図は
本発明の−５の実施例の構成図、第１７図は第５種類の
乗算方式における全加算器通過段数とビット長の関係図
である。 １００〜１１４，２００〜２１４，３００〜３１４゜４
００〜４１４，５００〜５０２，８００〜８１４゜９０
０〜９１４．１０００〜１００１．１１００〜１１１１
．１３００〜１３１１．１４００〜１４０１．１５００
〜１５０１． Ｆ Ａ １〜Ｆａｎ・・・全加算器、Ｑ
１〜Ｑ１９３・・・部分積、Ａ、Ｂ。 Ｃ・・・全加算器の入力信号、Ｄ・・・全加算器の中間
信号、Ｇｏ・・・全加算器の桁上げ出力信号、Ｓｏ・・
・全加算器の和出力信号、ＵＯ−Ｕ１４・・・全加算器
２コからなる構成単位回路、Ｇ−Ｋ・・・２コの全加算
器からなる構成単位回路の入力信号、Ｌ−Ｎ・・・２コ
の全加算器からなる構成単位回路の中間信号、Ｃ１・・
・２コの全加算器からなる構成単位回路の早く出力され
る桁上げ信号、Ｃ２・・・２コの全加算器からなる構成
単位回路の遅く出力される桁上げ信号、Ｓ・・・２コの
全加算器からなる構成単位回路の和出力信号、１２００
・・・ｍコの全加算器からなる構成単位回路、工□〜Ｉ
、。１・・・ｍコの全加算器からなる構成単位回路の入
力信号、０１〜０．．１・・・ｍコχ １ 図 ｆＪ ２ 口 冨 ３ 口 χ ４ 口 篤 ５ 図 Ｃ（Ｌ） （１））（ｃ） ｉＪ ｌ 図 １ ｔＪ７図 一一一 第 ８ 図 ■ ９ 図 第 ｔｏ 口 （Ｌ） （ｌ：ｌン ＋１ｖ４ ＩＦ） ￥ １１ （２） 不 １２ 図 纂 １３ 巴 ｉ ／４ 図 （久） １８ｇ （ｂ） ２ 巧 図 ｃ＋ ｃｚ ｓ 蔓 １６ 国 蔓 １７ ロ ヒ゛、ド（〔
ｗａｌｌａｃｅの方式を用いた加算回路の構成図、第３
図は公知例の加算回路の構成図、第４図は従来の桁上げ
保存加算回路で、２段構成の全加算器を用いた場合の構
成図、第５図は２段構成の全加算器の論理図、第６図は
従来の桁上げ保存加算回路における全加算器の入出力タ
イミング図、第７図は本発明の第１の実施例における全
加算器の入出力タイミング図、第８図は本発明の第１の
実施例の構成図、第９図は本発明の第２の実施例の構成
図、第１０図は本発明の第３の実施例における構成単位
回路と入出力タイミングを示す図、第１１図は本発明の
第３の実施例の構成図、第１２図は本発明の第３の実施
例を拡長する場合に用いる構成単位回路の構成図、第１
３図は本発明の第４の実施例の構成図、第１４図は本発
明の第４の実施例における構成単位回路とその入出力タ
イミングを示す図、第１５図は本発明の第４の実施例を
改良するのに用いる構成単位回路の構成図、第１６図は
本発明の−５の実施例の構成図、第１７図は第５種類の
乗算方式における全加算器通過段数とビット長の関係図
である。 １００〜１１４，２００〜２１４，３００〜３１４゜４
００〜４１４，５００〜５０２，８００〜８１４゜９０
０〜９１４．１０００〜１００１．１１００〜１１１１
．１３００〜１３１１．１４００〜１４０１．１５００
〜１５０１． Ｆ Ａ １〜Ｆａｎ・・・全加算器、Ｑ
１〜Ｑ１９３・・・部分積、Ａ、Ｂ。 Ｃ・・・全加算器の入力信号、Ｄ・・・全加算器の中間
信号、Ｇｏ・・・全加算器の桁上げ出力信号、Ｓｏ・・
・全加算器の和出力信号、ＵＯ−Ｕ１４・・・全加算器
２コからなる構成単位回路、Ｇ−Ｋ・・・２コの全加算
器からなる構成単位回路の入力信号、Ｌ−Ｎ・・・２コ
の全加算器からなる構成単位回路の中間信号、Ｃ１・・
・２コの全加算器からなる構成単位回路の早く出力され
る桁上げ信号、Ｃ２・・・２コの全加算器からなる構成
単位回路の遅く出力される桁上げ信号、Ｓ・・・２コの
全加算器からなる構成単位回路の和出力信号、１２００
・・・ｍコの全加算器からなる構成単位回路、工□〜Ｉ
、。１・・・ｍコの全加算器からなる構成単位回路の入
力信号、０１〜０．．１・・・ｍコχ １ 図 ｆＪ ２ 口 冨 ３ 口 χ ４ 口 篤 ５ 図 Ｃ（Ｌ） （１））（ｃ） ｉＪ ｌ 図 １ ｔＪ７図 一一一 第 ８ 図 ■ ９ 図 第 ｔｏ 口 （Ｌ） （ｌ：ｌン ＋１ｖ４ ＩＦ） ￥ １１ （２） 不 １２ 図 纂 １３ 巴 ｉ ／４ 図 （久） １８ｇ （ｂ） ２ 巧 図 ｃ＋ ｃｚ ｓ 蔓 １６ 国 蔓 １７ ロ ヒ゛、ド（〔
Claims (1)
- 【特許請求の範囲】 １、乗数と被乗数の積の演算において、生成された部分
積を加算する構成単位回路を規則的に配列し、これら構
成単位回路により各桁ごとに部分積を加算する乗算器に
おいて、構成単位回路としてＮ個の部分回路からなり、
その第１番目の部分回路は構成単位回路外部からの３本
の入力と２本の出力を持ち、第２番目の部分回路は上記
第１番目の部分回路からの１本の出力信号と構成単位回
路外部からの２本の入力を受け、第３番目以降の第ｉ番
目（ｉ＝３〜Ｎ）の部分回路も上記第２番目の部分回路
と同様に第ｉ−１番目の部分回路の１本の出力信号と構
成単位回路外部からの２本の入力を受ける構成単位回路
を用いるか、あるいは構成単位回路として２コの部分回
路からなり、その第１番目の部分回路は構成単位回路外
部からの２本の入力とｍ本の出力を持ち、第２番目の部
分回路は上記第１番目の部分回路からのｍ本の出力信号
と構成単位回路外部からの１本又は２本の入力を受ける
構成単位回路を用いて、上記構成単位回路への外部から
の各部分回路への入力として、第１番目と第ｉ＋１番目
の部分回路への入力信号では、第ｉ＋１番目の入力信号
よりも第ｉ番目の入力信号が第ｉ番目の部分回路を通過
する時間程度、早く入力されるように構成単位回路を２
次元状に配列したことを特徴とする乗算器。 ２、特許請求の範囲第１項記載の乗算器の構成単位回路
として、前段と後段に分かれる２段構成の全加算器を用
い、第１行目の全加算器の第１番目の部分回路に第Ｉ−
２行目の全加算器の１本の出力信号を入力し、第Ｉ行目
の全加算器の第２番目の部分回路に第Ｉ−１行目の全加
算器の１本の出力信号を入力するようにして構成したこ
とを特徴とする乗算器。 ３、特許請求の範囲第１項記載の乗算器の構成単位回路
として、Ｎ個の全加算器からなるものを用い、第Ｉ行目
の構成単位回路の第ｉ番目（ｉ＝１〜Ｎ）の全加算器に
第Ｉ−１行目の構成単位回路の第ｉ番目の全加算器の出
力のうち１本又は２本を入力するようにして構成したこ
とを特徴とする乗算器。 ４、特許請求の範囲第１項記載の乗算器の構成単位回路
として、前段と後段に分かれる２段構成の全加算器Ｎ個
からなるものを用い、第Ｉ行目の構成単位回路の第ｉ番
目（ｉ＝１〜Ｎ）の全加算器に第Ｉ−１行目の構成単位
回路の第ｉ番目の全加算器の出力のうち１本を入力し、
さらに第Ｉ行目の構成単位回路の第Ｎ番目の全加算器に
第Ｉ−２行目の構成単位回路の第Ｎ番目の全加算器の出
力のうち１本を入力するようにして構成したことを特徴
とする乗算器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59234909A JPS61114338A (ja) | 1984-11-09 | 1984-11-09 | 乗算器 |
| US06/795,451 US4752905A (en) | 1984-11-09 | 1985-11-06 | High-speed multiplier having carry-save adder circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59234909A JPS61114338A (ja) | 1984-11-09 | 1984-11-09 | 乗算器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61114338A true JPS61114338A (ja) | 1986-06-02 |
| JPH0584530B2 JPH0584530B2 (ja) | 1993-12-02 |
Family
ID=16978189
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59234909A Granted JPS61114338A (ja) | 1984-11-09 | 1984-11-09 | 乗算器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4752905A (ja) |
| JP (1) | JPS61114338A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02112020A (ja) * | 1988-10-21 | 1990-04-24 | Toshiba Corp | 単位加算器および並列乗算器 |
| JPH04126306U (ja) * | 1991-04-26 | 1992-11-18 | テイアツク株式会社 | 磁気デイスク用磁気ヘツド |
| JPH0695853A (ja) * | 1992-04-10 | 1994-04-08 | Sgs Thomson Microelettronica Spa | 対角線伝播デジタル乗算器 |
| JPH06149542A (ja) * | 1992-05-27 | 1994-05-27 | Sgs Thomson Microelettronica Spa | 加算器連鎖及び加算方法 |
| JPH06230937A (ja) * | 1990-09-28 | 1994-08-19 | Internatl Business Mach Corp <Ibm> | 論理加算回路の相互接続方法およびセルアレイ乗算器 |
| JPH06314186A (ja) * | 1992-05-27 | 1994-11-08 | Sgs Thomson Microelettronica Spa | 加算器連鎖及び加算方法 |
Families Citing this family (33)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6347874A (ja) * | 1986-08-16 | 1988-02-29 | Nec Corp | 算術演算装置 |
| US4887232A (en) * | 1987-05-15 | 1989-12-12 | Digital Equipment Corporation | Apparatus and method for performing a shift operation in a multiplier array circuit |
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| US5278781A (en) * | 1987-11-12 | 1994-01-11 | Matsushita Electric Industrial Co., Ltd. | Digital signal processing system |
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