JPH06149542A - 加算器連鎖及び加算方法 - Google Patents
加算器連鎖及び加算方法Info
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- JPH06149542A JPH06149542A JP5124434A JP12443493A JPH06149542A JP H06149542 A JPH06149542 A JP H06149542A JP 5124434 A JP5124434 A JP 5124434A JP 12443493 A JP12443493 A JP 12443493A JP H06149542 A JPH06149542 A JP H06149542A
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- G06F7/50—Adding; Subtracting
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Abstract
(57)【要約】
【目的】 従来の加算器連鎖にくらべて非常に速い速度
で和演算を行え、しかもシリコン面積の少ないものを得
る。 【構成】 最初の加算器ブロック４は、少なくとも第１
と第２のデジタル語ＸとＹを加算する複数個の加算器７
と、これら加算器の疑似和及び桁上げを記憶するラッチ
１０と、前記疑似和及び疑似桁上げを次の加算器ブロッ
クへ伝送するラッチ１１とを備えている。
で和演算を行え、しかもシリコン面積の少ないものを得
る。 【構成】 最初の加算器ブロック４は、少なくとも第１
と第２のデジタル語ＸとＹを加算する複数個の加算器７
と、これら加算器の疑似和及び桁上げを記憶するラッチ
１０と、前記疑似和及び疑似桁上げを次の加算器ブロッ
クへ伝送するラッチ１１とを備えている。
Description
【０００１】
【産業上の利用分野】この発明は、高速加算器連鎖、特
に少なくとも一対のデジタル語を一緒に加算する様に作
動でき且つ縦続接続された複数個の加算器ブロックを含
む加算器連鎖に関するものである。
に少なくとも一対のデジタル語を一緒に加算する様に作
動でき且つ縦続接続された複数個の加算器ブロックを含
む加算器連鎖に関するものである。
【０００２】
【従来の技術】周知の様に、加算器連鎖は、或る範囲の
異なる用途に合致する様に設計された様々の回路装置に
使用される。これら用途の代表的な例はＦＩＲ（有限イ
ンパルス応答）フィルタに関するものであり、このＦＩ
Ｒフィルタでは加算器がフィルタの特徴である伝達関数
の一部を実行するのに適している。多数の従来の加算器
連鎖がこの分野で知られている。その様な従来の加算器
連鎖に共通する欠点は、和演算の結果を得る速度が極め
て遅いことである。その様な従来例がマックグローヒル
社から出版されたジョセフ・カバナフ（Joseph Cavanag
h）著の“デジタル・コンピュータ演算”に詳しく述べ
られている。
異なる用途に合致する様に設計された様々の回路装置に
使用される。これら用途の代表的な例はＦＩＲ（有限イ
ンパルス応答）フィルタに関するものであり、このＦＩ
Ｒフィルタでは加算器がフィルタの特徴である伝達関数
の一部を実行するのに適している。多数の従来の加算器
連鎖がこの分野で知られている。その様な従来の加算器
連鎖に共通する欠点は、和演算の結果を得る速度が極め
て遅いことである。その様な従来例がマックグローヒル
社から出版されたジョセフ・カバナフ（Joseph Cavanag
h）著の“デジタル・コンピュータ演算”に詳しく述べ
られている。
【０００３】説明を完全にするために、２の補数の固定
点数用Ｎビット並列加算器を提供する問題に対する最も
普通に採用されている解決策を以下に詳しく説明する。
最初の加算器は、“ルックアヘッド桁上げ”型として知
られ且つ各ビットの位置にて各ブロックへ桁上げを同時
入力させるのに有効である。桁上げは３つの計数レベル
から生じられるが、和は２つのレベルから得られる。
点数用Ｎビット並列加算器を提供する問題に対する最も
普通に採用されている解決策を以下に詳しく説明する。
最初の加算器は、“ルックアヘッド桁上げ”型として知
られ且つ各ビットの位置にて各ブロックへ桁上げを同時
入力させるのに有効である。桁上げは３つの計数レベル
から生じられるが、和は２つのレベルから得られる。
【０００４】
【発明が解決しようとする課題】その結果、最長の伝播
遅延は５つのクロック・インパルスに等しくなるが、最
後の桁上げにはＮ＋１入力型論理ＡＮＤゲートが必要
で、これは縦続接続されたゲートの回路網によってのみ
実施可能である。信号伝播中に他の遅延が導入されるこ
とが理解できる。
遅延は５つのクロック・インパルスに等しくなるが、最
後の桁上げにはＮ＋１入力型論理ＡＮＤゲートが必要
で、これは縦続接続されたゲートの回路網によってのみ
実施可能である。信号伝播中に他の遅延が導入されるこ
とが理解できる。
【０００５】“選択桁上げ”型として知られた他の加算
器は、被演算数が幾つものグループに分けられ、上述し
た最初の加算器におけるのと同じ論理を使って各グルー
プが実行される構造を持っている。この２番目の加算器
は、特別速くないのに極めて複雑な回路装置を必要とす
る。
器は、被演算数が幾つものグループに分けられ、上述し
た最初の加算器におけるのと同じ論理を使って各グルー
プが実行される構造を持っている。この２番目の加算器
は、特別速くないのに極めて複雑な回路装置を必要とす
る。
【０００６】“側路桁上げ”と呼ばれる第３の加算器
は、桁上げが所定のセルへ入力されるために桁上げ決定
演算の速度を速めることにより和を生じるのに要する時
間を短縮しようとする。このため、どれかの被演算数が
所定の位置にて既に１の論理値を持っている時には、桁
上げが１つの連鎖段を無効にする無効ステップが用意さ
れる。この加算器で得られる速度も速くない。
は、桁上げが所定のセルへ入力されるために桁上げ決定
演算の速度を速めることにより和を生じるのに要する時
間を短縮しようとする。このため、どれかの被演算数が
所定の位置にて既に１の論理値を持っている時には、桁
上げが１つの連鎖段を無効にする無効ステップが用意さ
れる。この加算器で得られる速度も速くない。
【０００７】“桁上げスレーブ加算器”又は“疑似加算
器”として従来から知られている他の型式の加算器は、
各々Ｎビットから成る３つの数が入力される時に、“疑
似和”及び“疑似桁上げ”と云われる２つ以上のＮビッ
ト数を出力する組み合わせ回路網を含む。この従来の加
算器には、疑似和と、１位置適切にシフトされる疑似桁
上げとを一緒に加算するための最終段が必要である。
器”として従来から知られている他の型式の加算器は、
各々Ｎビットから成る３つの数が入力される時に、“疑
似和”及び“疑似桁上げ”と云われる２つ以上のＮビッ
ト数を出力する組み合わせ回路網を含む。この従来の加
算器には、疑似和と、１位置適切にシフトされる疑似桁
上げとを一緒に加算するための最終段が必要である。
【０００８】要するに、従来の全ての加算器には、どん
なに形態が変わっても、和演算を行う際の速度が全く遅
いと云う欠点がある。更に、その様な加算器は回路が相
当複雑であり、これは和演算専用にしなければならない
集積回路面積を大幅に増大する。
なに形態が変わっても、和演算を行う際の速度が全く遅
いと云う欠点がある。更に、その様な加算器は回路が相
当複雑であり、これは和演算専用にしなければならない
集積回路面積を大幅に増大する。
【０００９】この発明によって解決される根本的な技術
的課題は、和演算を極めて速い速度で行わせる様な構造
上且つ機能上の特徴を有すると共に、シリコンの面積を
少なくすることにより従来技術の諸制限を克服する加算
器連鎖を得ることである。
的課題は、和演算を極めて速い速度で行わせる様な構造
上且つ機能上の特徴を有すると共に、シリコンの面積を
少なくすることにより従来技術の諸制限を克服する加算
器連鎖を得ることである。
【００１０】
【課題を解決するための手段】この発明によって提供さ
れる解決策は、桁上げを加算器連鎖の終わりまで１回だ
け伝播させることを含む。この発明に基づき、技術的問
題は、縦続接続された複数個の加算器ブロックを含む加
算器連鎖によって解決される。各加算器ブロックは、一
緒に加算されるべき第１と第２のデジタル語の幾つかの
部分を受けてその疑似和及び疑似桁上げを計算する複数
個の加算器を含む。ラッチは、これら加算器に結合さ
れ、疑似和を記憶し且つ疑似和及び疑似桁上げを次の加
算器ブロックへ伝送する。
れる解決策は、桁上げを加算器連鎖の終わりまで１回だ
け伝播させることを含む。この発明に基づき、技術的問
題は、縦続接続された複数個の加算器ブロックを含む加
算器連鎖によって解決される。各加算器ブロックは、一
緒に加算されるべき第１と第２のデジタル語の幾つかの
部分を受けてその疑似和及び疑似桁上げを計算する複数
個の加算器を含む。ラッチは、これら加算器に結合さ
れ、疑似和を記憶し且つ疑似和及び疑似桁上げを次の加
算器ブロックへ伝送する。
【００１１】
【実施例】この発明に係る加算器連鎖の他の特色や利点
は、添付図面に一例として示す実施例についての以下の
詳しい説明から明らかになろう。この発明を実施する加
算器連鎖１は、図１にブロック図で示され、ＦＩＲ型デ
ジタル・フィルタ（図示しない）に組み込まれるための
ものであるが、もちろんこの用途だけに限定されるもの
ではない。
は、添付図面に一例として示す実施例についての以下の
詳しい説明から明らかになろう。この発明を実施する加
算器連鎖１は、図１にブロック図で示され、ＦＩＲ型デ
ジタル・フィルタ（図示しない）に組み込まれるための
ものであるが、もちろんこの用途だけに限定されるもの
ではない。
【００１２】加算器連鎖１は、その中央に配置された複
数個のＮ加算器ブロック即ちブロック２（その数が加算
されるべき語の数に一致する）と、和を明示形態で計算
して提示するための最初の加算器ブロック４及び最後の
加算器ブロック５とを含む構造をしている。これら加算
器ブロック２，４及び５は縦続接続され、最初の加算器
ブロック４は入力Ｘ及びＹを受け且つ出力Ｚを供給す
る。なお、この出力端子Ｚが次の加算器ブロック２の入
力端子に接続され、上記次の加算器ブロック２の出力端
子Ｚがその次の加算器ブロック２の入力端子に接続さ
れ、以下同様にして最後の加算器ブロック５まで接続さ
れる。
数個のＮ加算器ブロック即ちブロック２（その数が加算
されるべき語の数に一致する）と、和を明示形態で計算
して提示するための最初の加算器ブロック４及び最後の
加算器ブロック５とを含む構造をしている。これら加算
器ブロック２，４及び５は縦続接続され、最初の加算器
ブロック４は入力Ｘ及びＹを受け且つ出力Ｚを供給す
る。なお、この出力端子Ｚが次の加算器ブロック２の入
力端子に接続され、上記次の加算器ブロック２の出力端
子Ｚがその次の加算器ブロック２の入力端子に接続さ
れ、以下同様にして最後の加算器ブロック５まで接続さ
れる。
【００１３】最初の加算器ブロック４は図２に示されて
一群の加算器７を含む。各加算器には対になった語が入
力され、各語はこの例では２つのビットを含む。詳しく
云えば、そのような語は一緒に加算されるべきデジタル
語の２ビット部分であり、一例として考察中の実施例で
は、各々ｎ＝８ビットから成る。従って、最初の加算器
ブロック４はｎ／２に等しい数のそして並列に配置され
た加算器７を含み、その各々には、加算されるべき語の
上述した部分に対応するデジタル信号を受けるための入
力端子対が設けられている。
一群の加算器７を含む。各加算器には対になった語が入
力され、各語はこの例では２つのビットを含む。詳しく
云えば、そのような語は一緒に加算されるべきデジタル
語の２ビット部分であり、一例として考察中の実施例で
は、各々ｎ＝８ビットから成る。従って、最初の加算器
ブロック４はｎ／２に等しい数のそして並列に配置され
た加算器７を含み、その各々には、加算されるべき語の
上述した部分に対応するデジタル信号を受けるための入
力端子対が設けられている。
【００１４】従って、各加算器７には、第１のデジタル
語Ｘの２つのビットに相当する２つのデジタル信号Ａｉ
及びＡｉ＋１と、第１のデジタル語Ｘに加算されるべき
第２のデジタル語Ｙのビット対に相当する２つの他のデ
ジタル信号Ｂｉ及びＢｉ＋１とが入力される。ビット対
はそれぞれのデジタル語Ｘ，Ｙ中で同一の位置を占める
ことを理解されたい。第２のデジタル語Ｙに関連したデ
ジタル信号は、レジスタ３から供給される。この発明の
加算器連鎖１内に含まれた幾つかのデジタル・フィルタ
を上述した様に縦続接続させるために、代わりに第１の
デジタル語Ｘが使用される。
語Ｘの２つのビットに相当する２つのデジタル信号Ａｉ
及びＡｉ＋１と、第１のデジタル語Ｘに加算されるべき
第２のデジタル語Ｙのビット対に相当する２つの他のデ
ジタル信号Ｂｉ及びＢｉ＋１とが入力される。ビット対
はそれぞれのデジタル語Ｘ，Ｙ中で同一の位置を占める
ことを理解されたい。第２のデジタル語Ｙに関連したデ
ジタル信号は、レジスタ３から供給される。この発明の
加算器連鎖１内に含まれた幾つかのデジタル・フィルタ
を上述した様に縦続接続させるために、代わりに第１の
デジタル語Ｘが使用される。
【００１５】各加算器７の構成は図４ないし図７に示さ
れ、それぞれ１個の半加算器（ＨＡ）と１個の全加算器
（ＦＡ）の組み合わせから成るセル、２個の全加算器の
組み合わせから成るセル、２個の半加算器の組み合わせ
から成るセル、１個の全加算器と１個の半加算器の組み
合わせから成るセルを含む。例えば、図４は、２つの２
ビットＡ０，Ａ１及びＢ０，Ｂ１が入力され且つ２つの
和ｓｏｍ１，ｓｏｍ２及び第２のセルへ供給するための
桁上げｃ２を出力するＨＡ−ＦＡ組み合わせ１２を示
す。
れ、それぞれ１個の半加算器（ＨＡ）と１個の全加算器
（ＦＡ）の組み合わせから成るセル、２個の全加算器の
組み合わせから成るセル、２個の半加算器の組み合わせ
から成るセル、１個の全加算器と１個の半加算器の組み
合わせから成るセルを含む。例えば、図４は、２つの２
ビットＡ０，Ａ１及びＢ０，Ｂ１が入力され且つ２つの
和ｓｏｍ１，ｓｏｍ２及び第２のセルへ供給するための
桁上げｃ２を出力するＨＡ−ＦＡ組み合わせ１２を示
す。
【００１６】図５は、２つの２ビットＡ０，Ａ１及びＢ
０，Ｂ１並びに先行和からの桁上げＣＩＮ０例えば図４
の組み合わせ１２からの桁上げｃ２が入力されるＦＡ組
み合わせ１３を示す。
０，Ｂ１並びに先行和からの桁上げＣＩＮ０例えば図４
の組み合わせ１２からの桁上げｃ２が入力されるＦＡ組
み合わせ１３を示す。
【００１７】図６は、２ビット語と先行和からの桁上げ
との３入力があるＨＡ組み合わせ１４を示す。この組み
合わせ１４の出力は図５と同じである。最後に、図７
は、４入力（そのうち３つが同じ“重み”を持ちそして
１つＣＩＮ０が重みの多い桁上げに関する）があるＦＡ
−ＨＡ組み合わせ１５を示す。上述した３個のセルは、
事実上、２ビット語のための並列“リップル桁上げ”加
算器を形成する。
との３入力があるＨＡ組み合わせ１４を示す。この組み
合わせ１４の出力は図５と同じである。最後に、図７
は、４入力（そのうち３つが同じ“重み”を持ちそして
１つＣＩＮ０が重みの多い桁上げに関する）があるＦＡ
−ＨＡ組み合わせ１５を示す。上述した３個のセルは、
事実上、２ビット語のための並列“リップル桁上げ”加
算器を形成する。
【００１８】各セル内で、ＨＡ及び／又はＦＡの加算器
対は連結され、内部で行われる第１疑似和演算で生じた
桁上げを伝送する。加算器連鎖１内で、上述したセルは
種々の加算器ブロック２，４及び５中で適切且つ所要通
り利用される。
対は連結され、内部で行われる第１疑似和演算で生じた
桁上げを伝送する。加算器連鎖１内で、上述したセルは
種々の加算器ブロック２，４及び５中で適切且つ所要通
り利用される。
【００１９】最初の加算器ブロック４はまた、複数個の
記憶要素（以後、ラッチという。）１０も含む。詳しく
説明すれば、これらラッチ１０はいわゆるマスター・ス
レーブ型であって（３ｎ／２−１）個設けられる。事
実、各加算器ブロック２又は４中の最後の加算器の出力
ｃ（ｎ−１）を除けば、ラッチ１０は加算器７の各出力
ｓｏｍｉ又はｃｉの後に設けられ且つその出力を受け
る。最後の出力は第ｎ番目の桁上げを表し且つ桁上げを
最上位ビットの方へ１位置シフトさせて結果が補正され
るべくクリヤーすべきである。
記憶要素（以後、ラッチという。）１０も含む。詳しく
説明すれば、これらラッチ１０はいわゆるマスター・ス
レーブ型であって（３ｎ／２−１）個設けられる。事
実、各加算器ブロック２又は４中の最後の加算器の出力
ｃ（ｎ−１）を除けば、ラッチ１０は加算器７の各出力
ｓｏｍｉ又はｃｉの後に設けられ且つその出力を受け
る。最後の出力は第ｎ番目の桁上げを表し且つ桁上げを
最上位ビットの方へ１位置シフトさせて結果が補正され
るべくクリヤーすべきである。
【００２０】同様に、（３ｎ／２−１）個のラッチ１１
もマスター・スレーブ型であって、先行のラッチ１０の
後に接続されている。これらラッチ１１は２重選択ラッ
チであって、入力信号に対してラッチを無効にさせ得る
制御信号ｃｔｒ１によって作動される。これらラッチ１
１は特定の対称的ＦＩＲフィルタを効果的に形成する。
ラッチ１１の出力ｓｏｍｉ又はｃｉは、最初の加算器ブ
ロック４で行われる演算のｉ番目の疑似和ビット又は疑
似桁上げビットに関係するかどうか次第である。
もマスター・スレーブ型であって、先行のラッチ１０の
後に接続されている。これらラッチ１１は２重選択ラッ
チであって、入力信号に対してラッチを無効にさせ得る
制御信号ｃｔｒ１によって作動される。これらラッチ１
１は特定の対称的ＦＩＲフィルタを効果的に形成する。
ラッチ１１の出力ｓｏｍｉ又はｃｉは、最初の加算器ブ
ロック４で行われる演算のｉ番目の疑似和ビット又は疑
似桁上げビットに関係するかどうか次第である。
【００２１】次に、加算器連鎖１の中央に配置されたＮ
加算器ブロック２を図３について詳しく説明する。ｉ番
目の加算器ブロック２には、レジスタ３から読み出され
たｎビットの第２のデジタル語Ｙと、先行の加算器ブロ
ックからの２ｎ−１ビットのデジタル出力Ｚとが入力さ
れる。デジタル語Ｙ及びＺはそれぞれ２ビットから成る
部分として入力されるが、これらはそれぞれ２ビット加
算器８に印加される。
加算器ブロック２を図３について詳しく説明する。ｉ番
目の加算器ブロック２には、レジスタ３から読み出され
たｎビットの第２のデジタル語Ｙと、先行の加算器ブロ
ックからの２ｎ−１ビットのデジタル出力Ｚとが入力さ
れる。デジタル語Ｙ及びＺはそれぞれ２ビットから成る
部分として入力されるが、これらはそれぞれ２ビット加
算器８に印加される。
【００２２】各加算器ブロック２は、少なくともｎ／２
に等しい数の加算器を含む。ｉ番目の加算器ブロック２
中の最初の２ビット加算器８は図４に示したＨＡ−ＦＡ
組み合わせ１２を含むが、残りの２ビット加算器８は図
５に示したＦＡ組み合わせ１３を含み且つ対応する同一
位置にて先行の加算器ブロック２で行われた２ビット和
からの桁上げが入力される。最初の加算器ブロック４と
同様に、最後の２ビット加算器８の桁上げｃ（ｎ−１）
を除き、各２ビット加算器８の後に設けられてその出力
を受ける複数個のラッチ１０を各加算器ブロック２は有
している。
に等しい数の加算器を含む。ｉ番目の加算器ブロック２
中の最初の２ビット加算器８は図４に示したＨＡ−ＦＡ
組み合わせ１２を含むが、残りの２ビット加算器８は図
５に示したＦＡ組み合わせ１３を含み且つ対応する同一
位置にて先行の加算器ブロック２で行われた２ビット和
からの桁上げが入力される。最初の加算器ブロック４と
同様に、最後の２ビット加算器８の桁上げｃ（ｎ−１）
を除き、各２ビット加算器８の後に設けられてその出力
を受ける複数個のラッチ１０を各加算器ブロック２は有
している。
【００２３】制御信号ｃｔｒｉに対して作動時に連結さ
れる２重選択ラッチ１１が前者のラッチ１０と縦続接続
され、その機能は後で説明する。
れる２重選択ラッチ１１が前者のラッチ１０と縦続接続
され、その機能は後で説明する。
【００２４】最後の加算器ブロック５は、デジタル語の
明確な和計算を行って出力Ｕを供給するものであり、図
８に示す様に並列行で縦続接続された複数個のラッチ９
を含む。行の数は事実上ｎ＋１に等しく、種々の桁上げ
を記憶するため行数を増やしたり行を短くしたりしても
良い。最初の２行はラッチ９だけを含み且つ最後の加算
器ブロック２中で計算された疑似和の最下位ビットの値
ｓｏｍ０及びｓｏｍ１を出力する。第３と第４の行は、
第２の疑似和ビットｓｏｍ２Ｎ及びｓｏｍ３Ｎと第１の
疑似桁上げビットｃＩＮが入力されるＨＡ組み合わせ１
４を交互に含む。このＨＡ組み合わせ１４の２つの出力
端子は２個の対応ラッチ９に接続され、これらラッチ９
は出力Ｕに送られるべき和演算の結果の２ビットｓｏｍ
２及びｓｏｍ３を含み、そしてＨＡ組み合わせ１４の第
３の出力は後続のＦＡ−ＨＡ組み合わせ１５に印加され
るべき桁上げを含む。
明確な和計算を行って出力Ｕを供給するものであり、図
８に示す様に並列行で縦続接続された複数個のラッチ９
を含む。行の数は事実上ｎ＋１に等しく、種々の桁上げ
を記憶するため行数を増やしたり行を短くしたりしても
良い。最初の２行はラッチ９だけを含み且つ最後の加算
器ブロック２中で計算された疑似和の最下位ビットの値
ｓｏｍ０及びｓｏｍ１を出力する。第３と第４の行は、
第２の疑似和ビットｓｏｍ２Ｎ及びｓｏｍ３Ｎと第１の
疑似桁上げビットｃＩＮが入力されるＨＡ組み合わせ１
４を交互に含む。このＨＡ組み合わせ１４の２つの出力
端子は２個の対応ラッチ９に接続され、これらラッチ９
は出力Ｕに送られるべき和演算の結果の２ビットｓｏｍ
２及びｓｏｍ３を含み、そしてＨＡ組み合わせ１４の第
３の出力は後続のＦＡ−ＨＡ組み合わせ１５に印加され
るべき桁上げを含む。
【００２５】残りの行について、最後の加算器ブロック
５はＦＡ−ＨＡ組み合わせ１５を含む対になった行を有
し、その位置はその直前のＨＡ組み合わせ１４又はＦＡ
−ＨＡ組み合わせ１５の出力で桁上げが入力される様に
なった行毎に１場所シフトされる。要するに、桁上げは
クロック・パルス毎に１位置伝播され、そして最後の又
は部分的な和の各ビット及び各桁上げはマスター・スレ
ーブ型ラッチ９に記憶される。
５はＦＡ−ＨＡ組み合わせ１５を含む対になった行を有
し、その位置はその直前のＨＡ組み合わせ１４又はＦＡ
−ＨＡ組み合わせ１５の出力で桁上げが入力される様に
なった行毎に１場所シフトされる。要するに、桁上げは
クロック・パルス毎に１位置伝播され、そして最後の又
は部分的な和の各ビット及び各桁上げはマスター・スレ
ーブ型ラッチ９に記憶される。
【００２６】この発明に係る係る加算器連鎖１の動作を
説明する。回路内で起きる遷移の走査速度はクロック信
号で決まる。この発明の主な利点は、要素的和演算即ち
一緒に加算されるべきデジタル語の２ビットのみで行わ
れる演算による桁上げが出力前に加算器連鎖１を通して
１回だけ伝播されることである。加算器ブロック２の内
部論理はデータとして一緒に加算されるべき各語を構成
する同じビット対間の疑似和ｓｏｍｉ及び疑似桁上げｃ
ｉを使用する。例えば、もし２進数１０１０１１を他の
２進数１０１００１に加算すべきならば、結果は疑似和
００−００−００及びこれに関連したいわゆる疑似桁上
げ１−１−１で表される。疑似桁上げは最上位ビットに
向けて１場所シフトすべきである。
説明する。回路内で起きる遷移の走査速度はクロック信
号で決まる。この発明の主な利点は、要素的和演算即ち
一緒に加算されるべきデジタル語の２ビットのみで行わ
れる演算による桁上げが出力前に加算器連鎖１を通して
１回だけ伝播されることである。加算器ブロック２の内
部論理はデータとして一緒に加算されるべき各語を構成
する同じビット対間の疑似和ｓｏｍｉ及び疑似桁上げｃ
ｉを使用する。例えば、もし２進数１０１０１１を他の
２進数１０１００１に加算すべきならば、結果は疑似和
００−００−００及びこれに関連したいわゆる疑似桁上
げ１−１−１で表される。疑似桁上げは最上位ビットに
向けて１場所シフトすべきである。
【００２７】ｉ番目の加算器ブロック２は、一緒に加算
されるべきデジタル語Ｚ及びＹの２ビット並びに先行の
加算器ブロック中で既に完了された疑似和からの種々の
疑似桁上げのグループを受ける。最後の加算器ブロック
５は、代わりに、回路全体のタイミングに従い、疑似和
の最上位ビットの方へ１場所疑似桁上げをシフトするこ
とによる。４つのビットで行われた各部分的和演算によ
る桁上げはクロック・パルス毎に伝播される。部分和中
の各ビット及び各桁上げはマスター・スレーブ型ラッチ
１０及び１１に記憶される。或る場合には、特に加算器
連鎖１が直線性デジタル・フィルタに使用される場合に
は、２重選択ラッチ１１は制御信号ｃｔｒｉの制御下で
無効にされ得る。
されるべきデジタル語Ｚ及びＹの２ビット並びに先行の
加算器ブロック中で既に完了された疑似和からの種々の
疑似桁上げのグループを受ける。最後の加算器ブロック
５は、代わりに、回路全体のタイミングに従い、疑似和
の最上位ビットの方へ１場所疑似桁上げをシフトするこ
とによる。４つのビットで行われた各部分的和演算によ
る桁上げはクロック・パルス毎に伝播される。部分和中
の各ビット及び各桁上げはマスター・スレーブ型ラッチ
１０及び１１に記憶される。或る場合には、特に加算器
連鎖１が直線性デジタル・フィルタに使用される場合に
は、２重選択ラッチ１１は制御信号ｃｔｒｉの制御下で
無効にされ得る。
【００２８】
【発明の効果】この発明の加算器連鎖１は、加算器ＦＡ
が２つのビットと入力桁上げの和を完了するのに要する
時間が大体３〜４ｎｓｅｃであり、またラッチ１０が演
算結果を記憶するのに要する時間が約３ｎｓｅｃである
ので、動作速度の問題を持たない。従って、全遅延は６
〜７ｎｓｅｃであり、これは慣用のデバイスの所要時間
の半分以下である。その上、この発明を集積回路構造に
した時に必要なシリコンの面積は極めて小さい。この発
明の加算器連鎖１は、慣用のデジタル・フィルタに目論
まれる最高周波数で動作し、更に非常に簡単で極めて信
頼できる基本的な素子を使って実施できる。
が２つのビットと入力桁上げの和を完了するのに要する
時間が大体３〜４ｎｓｅｃであり、またラッチ１０が演
算結果を記憶するのに要する時間が約３ｎｓｅｃである
ので、動作速度の問題を持たない。従って、全遅延は６
〜７ｎｓｅｃであり、これは慣用のデバイスの所要時間
の半分以下である。その上、この発明を集積回路構造に
した時に必要なシリコンの面積は極めて小さい。この発
明の加算器連鎖１は、慣用のデジタル・フィルタに目論
まれる最高周波数で動作し、更に非常に簡単で極めて信
頼できる基本的な素子を使って実施できる。
【００２９】この発明の特定実施例について説明した
が、種々の変更、変形及び改良は当業者にとって簡単で
ある。この様な変更、変形及び改良は、ここに開示した
ものの一部であり且つこの発明の精神及び範囲内にあ
る。従って、以上の説明は一例にすぎず限定ではない。
この発明は特許請求の範囲及びその均等物に限定され
る。
が、種々の変更、変形及び改良は当業者にとって簡単で
ある。この様な変更、変形及び改良は、ここに開示した
ものの一部であり且つこの発明の精神及び範囲内にあ
る。従って、以上の説明は一例にすぎず限定ではない。
この発明は特許請求の範囲及びその均等物に限定され
る。
【図１】この発明を実施した加算器連鎖のブロック図で
ある。
ある。
【図２】図１の加算器連鎖中の最初の加算器ブロックの
詳しいブロック図である。
詳しいブロック図である。
【図３】図１の加算器連鎖中の中央の加算器ブロックの
詳しいブロック図である。
詳しいブロック図である。
【図４】半加算器と全加算器の組み合わせを示すブロッ
ク図である。
ク図である。
【図５】全加算器の組み合わせを示すブロック図であ
る。
る。
【図６】半加算器の組み合わせを示すブロック図であ
る。
る。
【図７】全加算器と半加算器の組み合わせを示すブロッ
ク図である。
ク図である。
【図８】図１の加算器連鎖中の最後の加算器ブロックの
詳しいブロック図である。
詳しいブロック図である。
１ 加算器連鎖 ２ 加算器ブロック ４ 最初の加算器ブロック ５ 最後の加算器ブロック ７ 加算器 ８ ２ビット加算器 ９〜１１ ラッチ １２ 半加算器と全加算器の組み合わせ １３ 全加算器の組み合わせ １４ 半加算器の組み合わせ １５ 全加算器と半加算器の組み合わせ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 マウロ・サーリ イタリア国、20079 サンタンジェロ・ロ ディジャーノ、ヴィア・ジュセッペ・ヴェ ルディ 17
Claims (20)
- 【請求項１】 少なくとも第１と第２のデジタル語を一
緒に加算するための加算器連鎖であって、 縦続接続された複数個の加算器ブロックを備え、各加算
器ブロックは、 前記第１と第２のデジタル語の幾つかの部分を受け、そ
の疑似和及び疑似桁上げを計算するための計算手段と、 これら計算手段に結合され、前記疑似和を記憶するため
の、前記疑似和を次の加算器ブロックへ伝送するため
の、且つ前記疑似桁上げを次の加算器ブロックへ伝送す
るための手段と、 を含む加算器連鎖。 - 【請求項２】 前記計算手段は、複数個の２ビット加算
器を含む請求項１の加算器連鎖。 - 【請求項３】 前記加算器ブロックのなかに、前記第１
と第２のデジタル語中の多数のビットの半分に少なくと
も等しい数の加算器を含む最初の加算器ブロックがある
請求項２の加算器連鎖。 - 【請求項４】 各加算器は、２個の全加算器から成るセ
ルを含む請求項２の加算器連鎖。 - 【請求項５】 各加算器は、１個の半加算器、及び１個
の全加算器から成るセルを含む請求項２の加算器連鎖。 - 【請求項６】 前記最初の加算器ブロックは、互いに縦
続接続され且つ前記加算器に結合された記憶要素を更に
含む請求項３の加算器連鎖。 - 【請求項７】 前記加算器ブロックのなかに、先行の加
算器ブロックから疑似和及び疑似桁上げを受ける最後の
加算器ブロックがあり、前記最後の加算器ブロックは、 互いに縦続接続された多数行の記憶要素であって、前記
行数が前記第１と第２のデジタル語中の多数のビットに
等しい前記記憶要素と、 １行以外の全行の記憶要素に結合された少なくとも１個
の加算器と、 を含む請求項１の加算器連鎖。 - 【請求項８】 各加算器は、１個の半加算器、及び１個
の全加算器を有するセルを含む請求項７の加算器連鎖。 - 【請求項９】 各加算器は、２個の全加算器を有するセ
ルを含む請求項７の加算器連鎖。 - 【請求項１０】 縦続接続された複数個の加算器ブロッ
クを備え、各加算器ブロックは、 一緒に加算されるべき第１と第２のデジタル語の幾つか
の部分を受け、その疑似和及び疑似桁上げを計算するた
めの複数個の加算器と、 これら加算器に結合され、前記疑似和を記憶し、前記疑
似和を次の加算器ブロックへ伝送し、且つ前記桁上げを
次の加算器ブロックへ伝送する複数個のラッチと、 を含む加算器連鎖。 - 【請求項１１】 前記複数個の加算器は、複数個の２ビ
ット加算器を含む請求項１０の加算器連鎖。 - 【請求項１２】 前記加算器ブロックのなかに、前記第
１と第２のデジタル語中の多数のビットの半分に少なく
とも等しい数の加算器を含む最初の加算器ブロックがあ
る請求項１１の加算器連鎖。 - 【請求項１３】 各加算器は、２個の全加算器から成る
セルを含む請求項１１の加算器連鎖。 - 【請求項１４】 各加算器は、１個の半加算器、及び１
個の全加算器から成るセルを含む請求項１１の加算器連
鎖。 - 【請求項１５】 前記最初の加算器ブロックは、互いに
縦続接続され且つ前記加算器に結合された記憶要素を更
に含む請求項１２の加算器連鎖。 - 【請求項１６】 前記加算器ブロックのなかに、先行の
加算器ブロックから疑似和及び疑似桁上げを受ける最後
の加算器ブロックがあり、前記最後の加算器ブロック
は、 互いに縦続接続された多数行の記憶要素であって、前記
行数が前記第１と第２のデジタル語中の多数のビットに
等しい前記記憶要素と、 １行以外の全行の記憶要素に結合された少なくとも１個
の加算器と、 を含む請求項１０の加算器連鎖。 - 【請求項１７】 各加算器は、１個の半加算器、及び１
個の全加算器を有するセルを含む請求項１６の加算器連
鎖。 - 【請求項１８】 各加算器は、２個の全加算器を有する
セルを含む請求項１６の加算器連鎖。 - 【請求項１９】 少なくとも第１と第２のデジタル語を
一緒に加算する方法であって、 縦続接続された複数個の加算器ブロックを用意するステ
ップと、 各加算器ブロックを使用して前記第１と第２のデジタル
語の分けられた部分を受けるステップと、 各加算器ブロックを使用して前記第１と第２のデジタル
語の前記受けた部分の疑似和及び疑似桁上げを計算する
ステップと、 前記疑似和を各加算器ブロック内に記憶するステップ
と、 或る加算器ブロックから次の加算器ブロックへ前記疑似
和及び前記桁上げを伝送するステップと、 を含む加算方法。 - 【請求項２０】 各加算器ブロックを使用して計算する
ステップは、２ビット加算器を使用して前記第１と第２
のデジタル語の前記受けた部分の疑似和及び疑似桁上げ
を計算するステップを含む請求項１９の加算方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT92830268.6 | 1992-05-27 | ||
| EP92830268A EP0571694B1 (en) | 1992-05-27 | 1992-05-27 | Fast adder chain |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06149542A true JPH06149542A (ja) | 1994-05-27 |
Family
ID=8212113
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5124434A Pending JPH06149542A (ja) | 1992-05-27 | 1993-05-26 | 加算器連鎖及び加算方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5471413A (ja) |
| EP (1) | EP0571694B1 (ja) |
| JP (1) | JPH06149542A (ja) |
| DE (1) | DE69206604T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2505850C2 (ru) * | 2012-03-29 | 2014-01-27 | Борис Михайлович Власов | Способы выполнения элементарных вычислительных операций (эво) и устройство для его осуществления |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6037891A (en) * | 1998-02-23 | 2000-03-14 | Motorola, Inc. | Low power serial analog-to-digital converter |
| US6549927B1 (en) * | 1999-11-08 | 2003-04-15 | International Business Machines Corporation | Circuit and method for summing multiple binary vectors |
| DE10117041C1 (de) * | 2001-04-05 | 2002-07-25 | Infineon Technologies Ag | Carry-Ripple Addierer |
| DE10139099C2 (de) * | 2001-08-09 | 2003-06-18 | Infineon Technologies Ag | Carry-Ripple Addierer |
| DE10305849B3 (de) * | 2003-02-12 | 2004-07-15 | Infineon Technologies Ag | Carry-Ripple Addierer |
| DE10347077B4 (de) | 2003-10-10 | 2012-11-29 | Infineon Technologies Ag | Multibit-Bit-Addierer |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61114338A (ja) * | 1984-11-09 | 1986-06-02 | Hitachi Ltd | 乗算器 |
| JPS6478322A (en) * | 1987-09-19 | 1989-03-23 | Fujitsu Ltd | Multi-input adder |
| JPH0223421A (ja) * | 1988-07-13 | 1990-01-25 | Toshiba Corp | 演算処理装置 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4369500A (en) * | 1980-10-20 | 1983-01-18 | Motorola Inc. | High speed NXM bit digital, repeated addition type multiplying circuit |
| DE3069310D1 (en) * | 1980-11-03 | 1984-10-31 | Itt Ind Gmbh Deutsche | Binary mos ripple carry parallel adder/subtractor and appropriate adding/subtracting stage |
| US4660165A (en) * | 1984-04-03 | 1987-04-21 | Trw Inc. | Pyramid carry adder circuit |
| GB2230361B (en) * | 1989-04-07 | 1993-02-10 | Sony Corp | Binary adding apparatus |
| US5175703A (en) * | 1991-04-29 | 1992-12-29 | Motorola, Inc. | High speed full adder and method |
| DE69209826T2 (de) * | 1992-05-27 | 1996-08-22 | Sgs Thomson Microelectronics | Schnelle Addierkette |
-
1992
- 1992-05-27 EP EP92830268A patent/EP0571694B1/en not_active Expired - Lifetime
- 1992-05-27 DE DE69206604T patent/DE69206604T2/de not_active Expired - Fee Related
-
1993
- 1993-05-25 US US08/066,567 patent/US5471413A/en not_active Expired - Lifetime
- 1993-05-26 JP JP5124434A patent/JPH06149542A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61114338A (ja) * | 1984-11-09 | 1986-06-02 | Hitachi Ltd | 乗算器 |
| JPS6478322A (en) * | 1987-09-19 | 1989-03-23 | Fujitsu Ltd | Multi-input adder |
| JPH0223421A (ja) * | 1988-07-13 | 1990-01-25 | Toshiba Corp | 演算処理装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2505850C2 (ru) * | 2012-03-29 | 2014-01-27 | Борис Михайлович Власов | Способы выполнения элементарных вычислительных операций (эво) и устройство для его осуществления |
Also Published As
| Publication number | Publication date |
|---|---|
| US5471413A (en) | 1995-11-28 |
| DE69206604T2 (de) | 1996-05-09 |
| EP0571694B1 (en) | 1995-12-06 |
| EP0571694A1 (en) | 1993-12-01 |
| DE69206604D1 (de) | 1996-01-18 |
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