JPH06314186A - 加算器連鎖及び加算方法 - Google Patents

Abstract

(57)【要約】 【目的】 現在使用中の加算器連鎖の限界を越えた非常
に速い速度で和演算を行える。 【構成】 最初の加算器ブロック４は、少なくとも第１
と第２のデジタル語ＸとＹを加算する複数個の加算器要
素例えば半加算器型の加算器ＨＡと、これら加算器の疑
似和及び桁上げを記憶する記憶要素例えばラッチ１０
と、前記疑似和及び疑似桁上げを次の加算器ブロックへ
伝送する伝送要素例えばラッチ１１とを備えている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、高速加算器連鎖、特
に少なくとも一対のデジタル語を一緒に加算する様に作
動でき且つ縦続接続された複数個の加算器ブロックを含
む加算器連鎖に関するものである。

【０００２】

【従来の技術】周知の様に、加算器連鎖は、或る範囲の
異なる用途に合致する様に設計された様々の回路装置に
使用される。これら用途の代表的な例としてはＦＩＲ
（有限インパルス応答）フィルタがあり、このＦＩＲフ
ィルタでは加算器がフィルタの特徴である伝達関数の一
部を実行するのに適している。加算器連鎖を提供するた
めの多数の提案が従来からなされている。その様な従来
の提案に共通する欠点は、和演算の結果を得る速度が極
めて遅いことである。その様な従来例がマックグローヒ
ル社から出版されたジョセフ・カバナフ（Joseph Cavan
agh）著の“デジタル・コンピュータ演算”に詳しく述
べられている。

【０００３】説明を完全にするために、２の補数の固定
点数用Ｎビット並列加算器を提供する問題に対する最も
普通に採用されている解決策を以下に詳しく説明する。
最初の加算器は、“ルックアヘッド桁上げ”型として知
られ且つ各ビットの位置にて各ブロックへ桁上げを同時
入力させるのに有効である。桁上げは３つの計数レベル
から生じられるが、和は２つのレベルから得られる。

【０００４】

【発明が解決しようとする課題】その結果、最長の伝播
遅延は５つのクロック・インパルスに等しくなるが、最
後の桁上げにはＮ＋１入力型論理ＡＮＤゲートが必要
で、これは縦続接続されたゲートの回路網によってのみ
実施可能である。信号伝播中に他の遅延が導入されるこ
とを理解されたい。

【０００５】“選択桁上げ”型として知られた他の加算
器は、被演算数が幾つものグループに分けられ、上述し
た最初の加算器におけるのと同じ論理を使って各グルー
プが実行される構造を持っている。この２番目の加算器
は、それ程速くないのに極めて複雑な回路装置を必要と
する。

【０００６】“側路桁上げ”と呼ばれる第３の加算器
は、桁上げが所定のセルへ入力されるために桁上げ決定
演算の速度を速めることにより和を生じるのに要する時
間を短縮しようとする。このため、どれかの被演算数が
所定の位置にて既に１の論理値を持っている時には、桁
上げが１つの連鎖段を無効にする無効ステップが用意さ
れる。この加算器で得られる速度も速くない。

【０００７】“桁上げスレーブ加算器”又は“疑似加算
器”として従来から知られている他の型式の加算器は、
各々Ｎビットから成る３つの数が入力される時に、“疑
似和”及び“疑似桁上げ”と云われる２つ以上のＮビッ
ト数を出力する組み合わせ回路網を含む。しかし、この
従来の加算器には、疑似和と、１位置適切にシフトされ
る疑似桁上げとを一緒に加算するための最終段が必要で
ある。

【０００８】要するに、今日の全ての加算器には、どん
なに形態が変わっても、和演算を行う際の速度が全く遅
いと云う欠点がある。更に、回路が相当複雑であると云
う欠点もある。

【０００９】この発明の目的は、現在の加算器の限界を
越えて和演算を極めて速い速度で行わせる様な構造上且
つ機能上の特徴を有する加算器連鎖を得ることである。

【００１０】

【課題を解決するための手段】この発明は、桁上げを加
算器連鎖の終わりまで１回だけ伝播させることを含む。
この発明に基づき、技術的問題は、縦続接続された複数
個の加算器ブロックを含む加算器連鎖によって解決され
る。各加算器ブロックは複数個の加算器要素を含み、各
加算器要素は第１と第２のデジタル語の同じ重みのビッ
トを受けてその疑似和及び疑似桁上げを計算する。記憶
要素は、加算器要素に結合され、疑似和及び疑似桁上げ
を記憶する。伝送要素は、記憶要素に結合され、疑似和
及び疑似桁上げを伝送する。

【００１１】

【実施例】この発明に係る加算器連鎖の他の特色や利点
は、添付図面に一例として示す実施例についての以下の
詳しい説明から明らかになろう。この発明を実施する加
算器連鎖１は、図１にブロック図で示され、慣用のＦＩ
Ｒ型デジタル・フィルタ（図示しない）に組み込まれる
ためのものであるが、もちろんこの用途だけに限定され
るものではない。加算器連鎖１は、中央に配置された複
数個のＮ加算器ブロック即ちブロック２（その数が加算
されるべき語の数に一致する）と、和を明示形態で計算
して提示するための最初の加算器ブロック４及び最後の
加算器ブロック５とを含む構造をしている。これら加算
器ブロック２，４及び５は縦続接続され、最初の加算器
ブロック４の出力端子Ｚが次の加算器ブロック２の入力
端子に接続され、上記次の加算器ブロック２の出力端子
Ｚがその次の加算器ブロック２の入力端子に接続され、
以下同様にして最後の加算器ブロック５まで接続され
る。

【００１２】最初の加算器ブロック４は図２に示す様に
いわゆる半加算器型の少なくともｎ個の加算器ＨＡを含
み、各加算器ＨＡはそれぞれ２つのデジタル語の２つの
相当数字（ビット）の和をとるのに有効である。考察中
の実施例では、加算されるべきデジタル語は各々ｎ＝８
ビットから成る。最初の加算器ブロック４は並列に配置
されたｎ個の加算器ＨＡを含み、その各々には、一緒に
加算されるべき上述した数字に対応するデジタル信号を
受けるための２個の入力端子が設けられている。従っ
て、各加算器ＨＡには、第１のデジタル語Ｘの或るビッ
トに相当するデジタル信号ａｉと、第１のデジタル語Ｘ
に加算されるべき第２のデジタル語Ｙの或る数字に相当
するデジタル信号ｂｉとが入力される。もちろん、２つ
の数字はそれぞれのデジタル語Ｘ，Ｙ中で同一の位置を
占める。デジタル信号ｂｉは、第２のデジタル語Ｙを含
むレジスタ３から供給される。加算器連鎖ぬ内に含まれ
た多数のデジタル・フィルタを上述した様に縦続接続さ
せるために、代わりに第１のデジタル語が利用される。

【００１３】都合の良いことには、各加算器ＨＡは図４
に示す様に簡単な論理ゲートを含む構造をしている。排
他的ＯＲ（ＸＯＲ）型のゲート７は両入力即ちデジタル
信号ａｉ及びｂｉを受けてその結果ｓｉを出力する。否
定ＡＮＤ（ＮＡＮＤ）型の他の論理ゲートはデジタル信
号ａｉ及びｂｉを受けてインバータ９を通し結果ｃｉを
出力する。基本的に、加算器ＨＡを実施する簡単な回路
は下記のブール論理式を実行する。

【００１４】ｓｉ＝ａｉ ＸＯＲｂｉ ｃｉ＝ａｉ ＡＮＤｂｉ

【００１５】ただし、ａｉ及びｂｉは一緒に加算される
べきビットであり、そしてｓｉ，ｃｉはｉ番目の演算の
それぞれ和、桁上げである。最初の加算器ブロック４は
また、複数個のラッチ１０も含む。詳しく説明すれば、
これらラッチ１０はマスター・スレーブ型であって（２
ｎ−１）個設けられる。事実、最初の加算器ブロック４
中の最後の加算器ＨＡの出力ｃ（ｎ−１）＝ｃ７を除け
ば、ラッチ１０は加算器ＨＡの各出力ｓｉ又はｃｉの後
に設けられている。出力ｃ７は事実第ｎ番目の桁上げを
表し且つ桁上げを最上位ビットの方へ１位置シフトさせ
て結果が補正されるべくクリヤーすべきである。

【００１６】同様に、２ｎ−１個のメモリ１１もマスタ
ー・スレーブ型であって、先行のラッチ１０の後でその
出力を受ける様に構成されている。これらメモリ１１は
２重選択ラッチであって、入力信号に対してラッチを無
効にさせ得る制御信号ｃｔｒ０によって作動される。こ
れらラッチ１１は直線性位相対称ＦＩＲフィルタを実測
するために設けられる。ラッチ１１は図２に示されたｓ
ｏｍｉ又はｃｉを出力し、これはラッチ１１が最初の加
算器ブロック４で行われる演算の疑似和又は疑似桁上げ
のｉ番目のビットに関係するかどうか次第である。

【００１７】次に、加算器連鎖１の中央に配置されたＮ
個の加算器ブロック２を図３について詳しく説明する。
ｉ番目の加算器ブロック２には、レジスタ３からのｎビ
ットの第２のデジタル語Ｙと、先行の加算器ブロックか
らの２ｎ−１ビットのデジタル出力とが入力される。各
加算器ブロック２は半加算器型の少なくとも１個の加算
器ＨＡ及び全加算器型の複数個の加算器ＦＡを含み、加
算器ＦＡは入力された２つのビットと１つの桁上げを一
緒に加算する様に動作する。

【００１８】図５はこの発明に用いられる加算器ＦＡの
一例を示し、この加算器ＦＡは、一緒に加算されるべき
汎用相当ビットａｉ及びｂｉに対応するデジタル信号が
入力されるＸＯＲ型の第１の論理ゲート１２を含む。こ
の第１のＸＯＲゲート１２の出力端子は第２のＸＯＲゲ
ート１２の入力端子に接続され、第２のＸＯＲゲート１
２は直前位置のビットで行われた和演算の桁上げに対応
する信号ｃｉ−１を受ける。第２のＸＯＲゲート１２の
出力は上述した３つのビットでの和演算の結果ｓｉとな
る。加算器ＦＡはビットａｉ及びｂｉが入力される否定
ＡＮＤ（ＮＡＮＤ）型の第１の論理ゲート１３と第１の
ＸＯＲゲート１２の出力及び桁上げ信号ｃｉ−１を受け
る第２のＮＡＮＤゲート１３と、第１及び第２のＮＡＮ
Ｄゲート１３からの出力を受けて第ｉ番目の和演算によ
る桁上げｃｉを出力する第３のＮＡＮＤゲート１３とを
更に含む。要するに、図５に示した加算器ＦＡは次のブ
ール論理式を実行する。

【００１９】ｓｉ＝ａｉＸＯＲｂｉＸＯＲｃｉ−１ ｃｉ＝（ａｉＮＡＮＤｂｉ）ＮＡＮＤ［（ａｉＸＯＲｂ
ｉ）ＮＡＮＤｃｉ−１］

【００２０】ここで、ｃｉ−１は加算器ＦＡへの桁上げ
入力である。

【００２１】最初の加算器ブロック４に対するのと同じ
仕方で、各加算器ブロック２は、最後の加算器ＦＡに関
係した桁上げｃ（ｎ−１）の後を除き、加算器ＨＡ又は
ＦＡの出力端子の後に、設けられたラッチ１０を含む。

【００２２】制御信号ｃｔｒｉによって制御される他の
２重選択ラッチ１１は、上述したラッチ１０と縦続接続
されて後述する機能を果たす。

【００２３】最後の加算器ブロック５は、デジタル語の
明確な和計算を行って出力Ｕを供給するものであり、図
６に示す様に基本的には２ｎ−１行の並列行沿いに順次
縦続接続される複数個のラッチ１５を含む。第１の行は
ラッチ１５だけを含み且つ最後の加算器ブロック２中で
計算された疑似和の最下位ビットの値ｓｏｍ０を出力す
る。第２と第３の行は、第２の疑似和ビットｓｏｍＩＮ
と第１の疑似桁上げビットｃＯＮが入力される加算器Ｈ
Ａを交互に含む。この加算器ＨＡの２つの出力端子は２
個のラッチ１５に接続され、これらラッチのうち第１の
ラッチ１５は出力Ｕに送られるべき和演算の結果の第２
ビットｓｏｍ１を含み、そして第２のラッチ１５は後続
の全加算器型の加算器ＦＡに印加されるべき第２の桁上
げを含む。

【００２４】残りの行について、最後の加算器ブロック
５は加算器ＦＡを含む対になった行を有し、この加算器
ＦＡの位置はその直前の加算器ＦＡの出力で桁上げが入
力される様になった行毎に１場所シフトされる。要する
に、桁上げはクロック・パルス毎に１位置伝播され、そ
して最後の又は部分的な和の各ビット及び各桁上げはマ
スター・スレーブ型ラッチ１５に記憶される。

【００２５】この発明に係る係る加算器連鎖１の動作を
説明する。回路内で起きる遷移の走査速度はクロック信
号で決まる。この発明の主な利点は、要素的和演算即ち
一緒に加算されるべきデジタル語の２ビットのみで行わ
れる演算による桁上げが出力前に加算器連鎖１の終わり
までの間に１回伝播されることである。加算器ブロック
２の内部論理はデータ毎に疑似和ｓｏｍｉ及び疑似桁上
げｃｉを使用する。例えば、もし２進数１０１０１１を
２進数１１００００に加算するならば、結果は疑似和０
１１０１１及びこれに関連したいわゆる疑似桁上げ１０
００００で表される。疑似桁上げは最上位ビットに向け
て１場所シフトすべきである。従って、ｉ番目の加算器
ブロック２は３つの語即ち疑似和ｓｏｍｉ、疑似桁上げ
ｃｉ及びレジスタ３の出力語を受ける。最後の加算器ブ
ロック５は、代わりに、回路全体のタイミングに従い、
疑似和の最上位ビットの方へ１場所疑似桁上げをシフト
させる。

【００２６】２つのビットで行われた各部分的和演算に
よる桁上げはクロック・パルス毎に伝播される。部分和
中の各ビット及び各桁上げはマスター・スレーブ型ラッ
チ１０及び１１に記憶される。或る場合には、特に加算
器連鎖１が直線性デジタル・フィルタに使用される場合
には、２重選択ラッチ１１は制御信号ｃｔｒｉの制御下
で無効にされ得る。

【００２７】

【発明の効果】この発明の加算器連鎖１は、加算器ＦＡ
が２つのビットと入力桁上げの和を完了するのに要する
時間が大体３〜４ｎｓｅｃであり、またラッチ１０が演
算結果を記憶するのに要する時間が約３ｎｓｅｃである
ので、動作速度の問題を持たない。従って、全遅延は６
〜７ｎｓｅｃであり、これは現在使用中のものの半分の
時間である。

【００２８】この様に、この発明の加算器連鎖１は、慣
用のデジタル・フィルタに目論まれる最高速度での動作
に特に効果があり、更に非常に簡単で極めて信頼できる
素子を使って実施できる。

【図面の簡単な説明】

【図１】この発明を実施した加算器連鎖のブロック図で
ある。

【図２】図１の加算器連鎖中の最初の加算器ブロックの
詳しいブロック図である。

【図３】図１の加算器連鎖中の中央の加算器ブロックの
詳しいブロック図である。

【図４】半加算器型の加算器を示す論理回路図である。

【図５】全加算器型の加算器を示す論理回路図である。

【図６】図１の加算器連鎖中の最後の加算器ブロックの
詳しいブロック図である。

【符号の説明】

１ 加算器連鎖 ２ 加算器ブロック ４ 最初の加算器ブロック ５ 最後の加算器ブロック ７ ＸＯＲゲート ８ ＮＡＮＤゲート ９ インバータ １０，１１，１５ ラッチ １２ 第１、第２のＸＯＲゲート １３ 第１、第２、第３のＮＡＮＤゲート ＨＡ，ＦＡ 加算器

───────────────────────────────────────────────────── フロントページの続き (72)発明者 マウロ・サーリ イタリア国、20079 サンタンジェロ・ロ ディジャーノ、ヴィア・ジュセッペ・ヴェ ルディ 17

Claims (20)

【特許請求の範囲】
1. 【請求項１】 少なくとも第１と第２のデジタル語を一
   緒に加算するための加算器連鎖であって、 縦続接続された複数個の加算器ブロックを備え、各加算
   器ブロックは、 複数個の加算器要素であって、その各々が前記第１と第
   ２のデジタル語の同じ重みのビットを受けてその疑似和
   及び疑似桁上げを計算する前記加算器要素と、 これら加算器要素に結合され、前記疑似和及び前記疑似
   桁上げを受けて記憶する記憶要素と、 これら記憶要素に結合され、前記疑似和及び前記疑似桁
   上げを受けて次の加算器ブロックへ伝送する伝送要素
   と、 を含む加算器連鎖。
2. 【請求項２】 前記加算器要素は、少なくとも１個の半
   加算器及び複数個の全加算器を含む請求項１の加算器連
   鎖。
3. 【請求項３】 前記加算器ブロックのなかに、前記第１
   と第２のデジタル語中の多数のビットに等しいかこれよ
   りも多い多数の半加算器を含む最初の加算器ブロックが
   ある請求項２の加算器連鎖。
4. 【請求項４】 少なくとも１個の加算器が排他的ＯＲゲ
   ート及びＡＮＤゲートを含み、各ゲートが前記第１と第
   ２のデジタル語の同じ重みのビットを受ける請求項３の
   加算器連鎖。
5. 【請求項５】 前記ＡＮＤゲートはＮＡＮＤゲート及び
   これと縦続接続されたインバータから成る請求項４の加
   算器連鎖。
6. 【請求項６】 少なくとも１個の加算器は、 前記第１と第２のデジタル語の同じ重みのビットを受け
   る第１の排他的ＯＲゲート及びこれに縦続接続された第
   ２の排他的ＯＲゲートと、 これら排他的ＯＲゲートに結合された複数個のＮＡＮＤ
   ゲートと、 を含む請求項２の加算器連鎖。
7. 【請求項７】 少なくとも１個の加算器は、 ｓｉ＝ａｉＸＯＲｂｉＸＯＲｃｉ−１ ｃｉ＝(ａｉＮＡＮＤｂｉ)ＮＡＮＤ[(ａｉＸＯＲｂｉ)
   ＮＡＮＤｃｉ−１] に従ってブール論理を実行する。（ただし、ａｉ，ｂｉ
   はそれぞれ第１、第２のデジタル語の同じ重みのビット
   であり、ｃｉ−１は加算器への桁上げ入力であり、ｓｉ
   は疑似和であり、そしてｃｉは疑似桁上げである。）請
   求項２の加算器連鎖。
8. 【請求項８】 前記加算器ブロックのなかに、先行の加
   算器ブロックから疑似和及び疑似桁上げを受ける最後の
   加算器ブロックがあり、前記最後の加算器ブロックは、 縦続接続された多数行の記憶要素であって、前記行数が
   前記第１と第２のデジタル語中の多数のビットに等しい
   前記記憶要素と、 第１の行以外の全行の記憶要素に結合された少なくとも
   １個の加算器要素と、 を含む請求項１の加算器連鎖。
9. 【請求項９】 前記最後の加算器ブロックは、少なくと
   も１つの行の記憶要素に結合された少なくとも１個の半
   加算器、及び複数の行の記憶要素に結合された複数個の
   半加算器を含む請求項８の加算器連鎖。
10. 【請求項１０】 縦続接続された複数個の加算器ブロッ
    クを備え、その少なくとも１個の加算器ブロックは、 一緒に加算されるべき少なくとも第１と第２のデジタル
    語を受け、そして、 複数個の加算器要素であって、その各々が前記第１と第
    ２のデジタル語の同じ重みのビットを受けてその疑似和
    及び疑似桁上げを計算する前記加算器要素と、 これら加算器要素に結合され、前記疑似和及び前記疑似
    桁上げを受けて記憶する記憶要素と、 これら記憶要素に結合され、前記疑似和及び前記疑似桁
    上げを受けて次の加算器ブロックへ伝送する伝送要素
    と、 を含む加算器連鎖。
11. 【請求項１１】前記加算器要素は、少なくとも１個の半
    加算器及び複数個の全加算器を含む請求項１０の加算器
    連鎖。
12. 【請求項１２】 前記加算器ブロックのなかに、前記第
    １と第２のデジタル語中の多数のビットに等しいかこれ
    よりも多い多数の半加算器を含む最初の加算器ブロック
    がある請求項１１の加算器連鎖。
13. 【請求項１３】 少なくとも１個の加算器が排他的ＯＲ
    ゲート及びＡＮＤゲートを含み、各ゲートが前記第１と
    第２のデジタル語の同じ重みのビットを受ける請求項１
    ２の加算器連鎖。
14. 【請求項１４】 前記ＡＮＤゲートはＮＡＮＤゲート及
    びこれと縦続接続されたインバータから成る請求項１３
    の加算器連鎖。
15. 【請求項１５】 少なくとも１個の加算器は、 前記第１と第２のデジタル語の同じ重みのビットを受け
    る第１の排他的ＯＲゲート及びこれに縦続接続された第
    ２の排他的ＯＲゲートと、 これら排他的ＯＲゲートに結合された複数個のＮＡＮＤ
    ゲートと、 を含む請求項１１の加算器連鎖。
16. 【請求項１６】 少なくとも１個の加算器は、 ｓｉ＝ａｉＸＯＲｂｉＸＯＲｃｉ−１ ｃｉ＝(ａｉＮＡＮＤｂｉ)ＮＡＮＤ[(ａｉＸＯＲｂｉ)
    ＮＡＮＤｃｉ−１] に従ってブール論理を実行する。（ただし、ａｉ，ｂｉ
    はそれぞれ第１、第２のデジタル語の同じ重みのビット
    であり、ｃｉ−１は加算器への桁上げ入力であり、ｓｉ
    は疑似和であり、そしてｃｉは疑似桁上げである。）請
    求項１１の加算器連鎖。
17. 【請求項１７】 前記加算器ブロックのなかに、先行の
    加算器ブロックから疑似和及び疑似桁上げを受ける最後
    の加算器ブロックがあり、前記最後の加算器ブロック
    は、 縦続接続された多数行の記憶要素であって、前記行数が
    前記第１と第２のデジタル語中の多数のビットに等しい
    前記記憶要素と、 第１の行以外の全行の記憶要素に結合された少なくとも
    １個の加算器要素と、 を含む請求項１０の加算器連鎖。
18. 【請求項１８】 前記最後の加算器ブロックは、少なく
    とも１つの行の記憶要素に結合された少なくとも１個の
    半加算器、及び複数の行の記憶要素に結合された複数個
    の半加算器を含む請求項１７の加算器連鎖。
19. 【請求項１９】 縦続接続された複数個の加算器ブロッ
    クを備え、その少なくとも１個の加算器ブロックは、 一緒に加算されるべき少なくとも第１と第２のデジタル
    語を受け、そして、 前記第１と第２のデジタル語の同じ重みのビットを受け
    てその疑似和及び疑似桁上げを計算するための複数個の
    手段と、 これら手段に結合され、前記疑似和及び前記疑似桁上げ
    を受けて記憶するための複数個の手段と、 これら記憶するための手段に結合され、前記疑似和及び
    前記桁上げを受けて次の加算器ブロックへ伝送するため
    の複数個の手段と、 を備えた加算器連鎖。
20. 【請求項２０】 少なくとも第１と第２のデジタル語を
    加算する方法であって、 前記第１と第２のデジタル語を受けるために縦続接続さ
    れた複数個の加算器ブロックを用意するステップと、 少なくとも１個の加算器ブロック内の加算器要素を使用
    して前記第１と第２のデジタル語の同じ重みの各ビット
    の疑似和及び疑似桁上げを計算するステップと、 前記疑似和及び前記疑似桁上げを記憶するステップと、 少なくとも１個の加算器ブロックから次の加算器ブロッ
    クへ前記疑似和及び前記桁上げを選択的に伝送するステ
    ップと、 を含む加算方法。