SU1751751A1 - Устройство дл вычислени квадратного корн из суммы квадратов - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано в универсальных и специализированных вычислительных системах дл  аппаратной ре- ализации операции извлечени  квадратного корн  из суммы квадратов. Целью изобретени   вл етс  сокращение аппаратурных затрат. Устройство содержит блок 1 управлени , сумматоры 2.1-2.6 по модулю два, мультиплексоры 3.1-8.3, регистры 4 1-4.3, сдвигателиб 1-5.5, сумматоры 6 1, 62 и 7 1 з п ф-лы, 3 ил.

Description

(Л

с

Ю

/;

sj

СЛ

«Д

ч

СЛ

Изобретение относитс  к вычислительной технике и может быть использовано в универсальных и специализированных вычислительных системах дл  аппаратной ре

.

ализации операции вида U vx + у в формате с фиксированной зап той.

Цель изобретени  - сокращение аппаратурных затрат.

На фиг, 1 представлена структурна  схема устройства дл  вычислени  квадратного корн  из суммы квадратов; на фиг, 2 - структурна  схема блока управлени ; на фиг, 3 - функциональна  электрическа  схема узла формировани  управл ющих сигналов .

Устройство содержит блок 1 управлени , шесть сумматоров 2 по модулю два, три мультиплексора 3, три регистра 4, п ть сдвигателей 5, два трехвходовых сумматора 6, двухвходовый сумматор 7, имеет четыре входа 8-11 и два выхода 12 и 13.

Блок управлени  включает в себ  узел 14 формировани  управл ющих сигналов, два узла 15 выбора старшей единицы, мультиплексор 16, сдвигатель 17, два сумматора 18 по модулю два, вентильную схему 19, элемент НЕ 20, узел 21 формировани  управл ющих кодов сдвига, а также имеет первый 10, второй 11, третий 22, четвертый 23 и п тый 24 входы, первый 12, второй 25, третий 26, четвертый 27, п тый 28, шестой 29, седьмой 30 и восьмой 31 выходы.

Узел формировани  управл ющих сигналов содержит дев ть элементов И 32 и п ть элементов ИЛИ 33 и имеет первый 34, второй 10, третий 35, четвертый 11, п тый 36, шестой 37 и седьмой 38 входы, а также первый 12, второй 25, третий 26, четвертый 39, п тый 27, шестой 28 и седьмой 29 выходы .

Работа устройства основана на использовании итерационного алгоритма вычислени  модул  комплексного числа, реализующего мультипликативный метод вычислений,

Устройство производит вычисление модул  комплексного числа Z x+ yi, ,1, ,1, т.е. выполнение операции U

Р+7

(1)

Операнды х и у и результат вычислений U представл ютс  в устройстве (п+1)-раэ р дными дополнительными кодами в формате с фиксированной зап той. Нулевой разр д каждого кода определ ет значение знака соответствующей величины, а зар ды с первого по п-й - соответствукщие числовые разр ды величины.

Вычисление значени  U производитс  в два этапа. На первом этапеУ КЈ {1,2,. ..q} вычислени  выполн ютс  с использованием рекуррентных соотношений: ak: ak-i-Sk.bk-i.2-Jk-ak-i.2-(2Jk42) (2)

bk: bk-H-Sk.ak-i.2 J -bk-l.2(2jk+2); (3) Ck: ck-i+ck-i.,(4)

Начальные значени  переменных определ ютс  соотношени ми .Sgny;(5)

.Sgnx;(6)

.(7)

Значение Sk определ етс  на первом этапе вычислений знаком операнда ak 1:

Sk Sgnak-i 1-2.ak-i(0)(8)

Значение величины jk на первом этапе вычислений определ етс  разностью номе ров старшего единичного (нулевого) разр - да кода ak-i при положительном (отрицательном) значении величины ak-i и старшего единичного разр да кода bk-i в соответствии с выражени ми:

jik: mln{j G No) bk-i(j)- 1);(9)

J2k: mln0e ДО) аыОЬамШ (10) Jk: max{0.j2k-Jik}(11)

Первый этап вычислений продолжаетс  до тех пор, пока в результате выполнени  очередной q-й итерации не будет выполнено условие

|aq| 2Л(12)

где m -мультипликативна  разр дность вычислений, m if.

Второй этап вычислений реализует вы- числени  с использованием рекуррентных соотношений Vk6{q+1, q+2t}

bk: bk-i+Sk.bk-i.(13)

ck: Ck-l+ Sk.Ck-l.(14)

На втором этапе вычислений значение Sk определ етс  значением старшего (нулевого ) разр да кода переменной см в соответствии с выражением

(1-Ck-iH-2ck-i(0).(15)

Старший нулевой разр д кода сы определ ет значение целой части операнда сы, который всегда положителен.

Значение величины jk на втором этапе вычислений определ етс  номером старше- го нулевого (единичного) разр да дробной части кода ck-i при сы 1 (ck-i 1) в соответствии с выражением

{JEINJ Ck-iQh см(0)}(16)

Второй этап вычислений продолжаетс  до тех пор, пока в результате выполнени  очередной t-й итерации не будет выполнено условие

I1-ct| 2 m(17)

По окончании вычислений значение операнда bt используетс  в качестве результата U.

Устройство работает следующим образом ,

В исходном состо нии признак Конец операции, поступающий с первого выхода блока 1 управлени  на выход 12 устройства, имеет единичное значение. На входы 8 и 9 устройства поступают значени  аргументов у и х соответственно.

При поступлении в устройство коды аргументов дополн ютс  нул ми до V числовых разр дов (V - вычислительна  разр дность, обеспечивающа  заданную величину погрешности при усечении чисел, сдвигаемых за пределы разр дной сетки V т). На вход 11 устройства непрерывно поступают тактовые импульсы (ТИ). Первый и второй сумматоры 2 по модулю два осуществл ют поразр дное суммирование значений у и х, поступающих на их первые входы, с поступившими на их вторые входы знаковыми разр дами указанных переменныху{0) и х(0), формиру  значени  а0 и bo согласно (2) и (3) соответственно. Начальное значение поступает на информационный вход третьего мультиплексора 3. Единичный уровень признака Конец операции, поступа  с первого выхода блока 1 управлени  на управл ющие входы первого, второго и третьего мультиплексоров 3, обеспечивает прохождение информации с вторых информационных входов мультиплексоров 3 на их выходы и далее на информационные входы первого, второго и третьего регистров 4 соответственно .

Дл  начала вычислений синхронно с одним из ТИ на вход 10 устройства подаетс  сигнал Пуск, поступающий на первый вход блока 1 управлени . Блок 1 управлени  по сигналу Пуск формирует сигнал Занесение 1 на своем втором и сигнал Занесение 2 на своем третьем выходе.

Сигнал Занесение 1, поступающий на вход занесени  первого регистра 4, и сигнал Занесение 2, поступающий на входы занесени  второго и третьего регистров 4, обес- печивает занесение в регистры 4 сформированных на их информационных входах начальных значений переменных. С выходов регистров 4 информаци  поступает на соответствующие входы блока 1 управле- ни .

Если значение переменной ао равно нулю , признак Конец операции сохран ет единичное значение и вычислени  не производ тс . Значение Ь0 в этом случае поступает на выход 13 устройства в качестве результата вычислений. При отличных от ну

л  значени х геременных а0 и Ь0 признак Конец операции принимает нулевое значение и в устройстве начинаетс  первый этап вычислений.

На первом этапе вычислений при выполнении k-й итерации УкЈ{1,2,...,q} на вторые входы третьего и четвертого, второй вход п того и второй вход шестого сумматоров 2 по модулю два с четвертого, п того и шестого выходов блока 1 управлени  поступают сигналы Инверси  1, Инверси  2 и Инверси  3 соответственно, значени  которых определ ютс  таблицей.

15

20

На первые входы третьего и п того сумматоров 2 по модулю два поступает код Ьы с выхода второго регистра 4, на первый вход четвертого сумматора 2 по модулю два - код ak-1 с инверсного выхода первого регистра

4, на первый вход шестого сумматора 2 по модулю два - код см с выхода третьего регистра 4. Третий, четвертый, п тый и шестой сумматоры 2 по модулю два осуществл ют поразр дное суммирование кодов,

поступивших на их первые входы с соответствующими переменными, поступившими на их вторые входы.

Результаты суммировани  с выходов третьего, четвертого, п того и шестого сумматоров 2 по модулю два поступают на первые входы первого, третьего и четвертого, п того сдвигателей 5 соответственно.

На первый вход второго сдвигател  5 поступает код аы с инверсного выхода первого регистра 4. На вторые входы первого и третьего сдвигателей 5 с седьмого выхода блока 1 управлени  поступает т-разр дный унитарный двоич ный код , содержащий единицу в jk-м разр де и нули в остальных

разр дах. На вторые входы второго, четвертого и п того сдвигателей 5 с восьмого выхода блока 1 управлени  поступает m-разр дный унитарный код №. содержащий единицу в (2.jk+2)-M разр де и нули в

остальных разр дах. Сдвигатели 5 осуществл ют сдвиг в сторону младших разр дов кодов, поступающих на их первые входы, на число разр дов, соответствующее номеру единичного разр да в унитарных кодах, поступающих на их вторые входы.

Трехвходовые сумматоры 6 и двухвхо довый сумматор 7 осуществл ют сложение кодов, поступивших на их входы.

Информаци  с выходов первого и второго трехвходовых сумматоров 6 и двухвхо- довог о сумматора 7 поступает на первые информационные входы первого, второго и третьего мультиплексоров 3 соответственно . При нулевом значении признака Конец операции, поступающего на управл ющие входы мультиплексоров 3, информаци  с их первых информационных входов проходит на информационные входы соответствующих регистров 4.

С приходом очередного ТИ на втором, третьем выходах блока 1 управлени  формируютс  единичные значени  сигналов Занесение 1 и Занесение 2 соответственно, которые, поступа  на входы разрешени  записи регистров 4, осуществл ют занесение в первый, второй и третий регистры 4 вычисленных значений ak, bk и ci соответственно.

Итерационный процесс первого этапа продолжаетс  до тех пор, пока в результате выполнени  очередной q-й итерации значе- ни  всех m старших числовых разр дов кода aq, поступающего с выхода первого регистра 4 на четвертый вход блока i управлени  не станут равными нулю, после чего устройство переходит к второму этапу вычислений.

На втором этапе вычислений при выполнении k-й итерации Vke{q+ 1,g+2tj налич

нулевого кода на седьмом выходе блока 1 управлени  обеспечивает формирование нулевого кода на вторых входах трехвходо- вых сумматоров 6. Сигналы Инверси  1, Инверси  2 и Инверси  3 формируютс  на четвертом, п том и шестом выходах согласно таблице. В процессе вычислени  сформированные значени  переменных bk и Ck. определенные согласно соотношени м (13) и (14), поступают на информационные входы второго и третьего регистров 4 и занос тс  в указанные регистры сигналом Занесение 2. Сигнал Занесение вто- ром этапе сохран ет нулевое значение, вследствие чего на первом регистре 4 сохран етс  значение , полученное на первом этапе вычислений.

Итерационный процесс второго этапа продолжаетс  до тех пор, пока в результате выполнени  очередной t-й итерации все m старших разр дов дробной части кода , поступающего с выхода третьего регистра 4 на третий вход блока 1 управлени , не ста- нут равными единице. В этом случае на первом выходе блока 1 управлени  будет сформировано единичное значение признака Конец операции, которое поступает на выход 12 устройства,

Значение bt поступает с выхода второго регистра 4 на выход 13 устройства в качестве результата операции U.

Блок 1 управлени  работает следующим образом.ч

В исходном состо нии на входы 22 и 24 поступают коды и , полученные в результате выполнени  предыдущей операции . На выходе 12 блока формируетс  единичное значение признака Конец операции. На вход 11 блока поступают ТИ.

Сигнал Пуск, поступа  на вход 10 блока , проходит на второй вход узла 14, в результате чего на втором и третьем выходах узла 14 формируютс  единичные значение сигналов Занесение 1 и Занесение 2, поступающие на выходы 25 и 26 блока соответственно . При выполнении k-й итерации ke{1,2,...,q} на входы 22-24 блока поступают (т+1)-разр дные коды операндов сы , ak-1 и bk-1, содержащие знаковый и т старших числовых разр дов кодов сы, аы и bk-1 соответственно . Первый сумматор 18 по модулю два осуществл ет поразр дное суммирование m числовых разр дов поступающего на его второй вход кода Ck-1 с переменной, поступающей на его первый вход и представл ющей собой инверсию стара его (нулевого) разр да кода сы. На первый вход второго сумматора 18 по модулю два поступает пр мое значение старшего (нулевого) разр да кода аы, и сумматор 18.2 по модулю два осуществл ет аналогичную операцию с кодом ak-i . Старшие (нулевые ) разр ды кодов аы и сы поступают, кроме того, на шестой и седьмой входы узле 14 соответственно. На первый, третий и п тый входы узла 14 соответственно поступает информаци  с входа 24 блока, а также с выходов первого и второго сумматоров 18 по модулю два. Узел 14 на своих первом, втором, третьем, п том, шестом и седьмом выходах формирует признак Конец операции , сигналы Занесение 1, Занесение 2, Инверси  1, Инверси  2 и Инверси  3, которые поступают на первый 12, второй 25, третий 26, четвертый 27, п тый 28 и шестой 29 выходы блока соответственно.

На четвертом выходе узла 14 формируетс  признак Номер этапа На первом этапе вычислений единичное значение признака Номер этапа разрешает прохождение информации через вентильную схему 19, а также с второго информационного входа мультиплексора 16 на его выход.

Первый и второй узлы 15 формируют на своих выходах унитарные коды tek и hk, содержащие единицу в разр дах J2k и J2k соответственно и нули в остальных разр дах согласно выражени м (10) и (9). Сдвигатель

17 осуществл ет сдвиг в сторону старших разр дов кода hk, поступающего на его первый вход, на величину jik, значение которой определ етс  кодом lik, формиру  на своем выходе унитарный код Ik, имеющий единич- ное значение в разр де jk согласно (11). С выхода сдвигател  17 информаци  поступает на первый вход узла 21, на второй вход которого поступает значение признака Номер этапа. С выходов узла 21 на выход 30 блока поступает унитарный v-разр дный код Г k, содержащий единицу в разр де с номером ji и нули в остальных разр дах, а на выходах 31 блока - унитарный v-разр дный код l 2V. содержащий единицу в (2-jk+2)- м разр де и нули в остальных разр дах.

На втором этапе вычислений нулевое значение признака Номер этапа блокирует прохождение информации через вентильную схему 19. а также обеспечивает прохождение информации с первого информационного входа мультиплексора 16 на вход первого узла 15, который формирует на первом входе сдвигател  17 унитарный код согласно выражению (16). На второй вход сдвигател  17 поступает нулевой код, в результате чего код с первого входа сдвигател  17 поступает на его выход и на первый вход узла 21 без преобразований

На первом выходе узла 21 на втором этапе вычислений формируетс  код P1V имеющий нулевое значение во всех разр дах . На втором выходе узла 21 формируетс  код г , имеющий единичное значение в jk-м разр де, определенном согласно (16), и нулевые значени  в остальных разр дах

Узел формировани  управл ющих сигналов работает следующим образом. В исходном состо нии на выходе 11 узла формируетс  единичное значение признака Конец операции.

Сигнал Пуск, поступающий с входа 10 узла на первый вход второго и третьего элементов ИЛИ 33, формирует сигналы Занесение 1 и Занесение 2 на выходах второго и третьего элементов ИЛИ 33,  вл ющихс  одновременно выходами 25 и 26 узла соответственно. В случае одновременного равенства нулю кодов, поступающих на входы 34 и 36 узла, на выходе второго элемента И 32 формируетс  единичное значение сигнала, которое поступает на первый вход первого элемента ИЛИ 33 и обеспечивает сохранение единичного значение признака Конец операции на выходе 12 узла. Если коды поступающие на входы 34 и 36 узла, отличны от нул , то на выходах второго и четвертого элементов И 32 формируютс  сигналы нулевого уровн  и на выходе 12 узла признак Конец операции принимает

нулевое значение Одновременно нулевой сигнал на выходе первого элемента ИЛИ 33, поступа  на инверсный вход п того элемента И 32, разрешает прохождение ТИ с входа 11 узла через элементы И 32 5 и ИЛИ 33.3 на выход 26 узла в качестве сигнала Занесение 2 и далее через элементы И 32.9 и ИЛИ 33.2 на выход узла в качестве сигнала Занесение 1.

Код, поступающий на вход четвертого элемента ИЛИ 33 с входа 36 узла, формирует на выходе 39 узла признак Номер этапа Единичное значение признака Номер этапа , поступа  на первый вход дев того элемента И 32, обеспечивает единичное значение сигнала Занесение 1 на выходе 25 узла Поступающие на входы 37 и 38 узла сигналы совместно с сигналом с выхода четвертого элемента ИЛИ 33 формируют на выходах 27 - 29 узла сигналы Инверси  1, Инверси  2 и Инверси  3 соответственно согласно таблице 1. Формирование сигналов узлом продолжаетс  до тех пор, пока на вход 36 узла не поступит нулевой код, означающий конец первого этапа вычислений , и на вход 35 одновременно с этим также поступает нулевой код. В этом случае на выходе четвертого элемента И 32 будет сформировано единичное значение сигнала , которое через первый элемент ИЛИ 33 поступает на выход 12 узла в качестве признака Конец операции и одновременно запрещает прохождение ТИ с входа 12 узла через п тый элемент И 32 на выходы 25 и 26 узла.

Claims (1)

1. Формула изобретени  1. Устройство дл  вычислени  квадратного корн  из суммы квадратов, содержащее блок управлени , с первого по четвертый сумматоры по модулю два, с первого по третий мультиплексоры, с первого по третий регистры и первый сумматор, причем вход запуска и тактовый вход устройства соединены с одноименными входами блока управлени , первый выход которого  вл етс  выходом признака конца операции устройства, второй и третий выходы блока управлени  соединены с входами разрешени  записи соответственно первого и второго регистров, выход первого сумматора соединен с первым информационным входом первого мультиплексора, выход которого соединен с информационным входом первого регистра, выход второго регистра соединен с входом первого слагаемого третьего сумматора по модулю два, вход второго слагаемого которого соединен с четвертым выходом блока управлени , о т- личающеес  тем, что, с целью сокращени  аппаратурных затрат, оно содержит

   п тый и шестой сумматоры по модулю два, с первого по п тый сдвигатели, второй и третий сумматоры, причем входы разр дов первого аргумента устройства соединены с входами соответствующих разр дов первого слагаемого первого сумматора по модулю два,-вход второго слагаемого и выход которого соединены соответственно с входом знакового разр да первого аргумента уст- ройства и с вторым информационным входом первого мультиплексора, управл ющий вход которого соединен с управл ющими входами второго и третьего мультиплексоров и с первым выходом блока управлени , третий выход которого соединен с входом разрешени  записи третьего разр да, информационный вход которого соединен с выходом третьего мультиплексора, первый информационный вход которого соединен с выходом третьего сумматора, вход первого слагаемого которого соединен с выходом третьего регистра, с входом первого слагаемого шестого сумматора по модулю два и с первым входом услови  блока управлени , второй оход услови  которого соединен с пр мым выходом первого регистра и с входом первого слагаемого первого сумматора, вход второго слагаемого которого соединен с выходом первого сдвигател , информационный вход которого соединен с выходом третьего сумматора по модулю два, входы разр дов второго аргумента устройства соединены с входами соответствующих разр дов первого слагаемого второго сумматора по модулю два, вход второго слагаемого которого соединен с входом знакового разр да второго аргумента устройства, выходы второго сумматора и второго сумматора по модулю два соединены соответственно с первым и вторым информационными входами второго мультиплексора, выход которого соединен с информационным входом второго регистра, выход которого соединен с входами первого слагаемого второго сумматора и п того сумматора по модулю два, с третьим входом услови  блока управлени  и  вл етс  выходом результата устройства, вход логический единицы которого соединен с вторым информационным входом третьего Мультиплексора, инверсный выход первого регистра - с информационным входом второго сдвигател  и с входом первого слагаемого четвертого сумматора по модулю два. вход второго слагаемого и выход которого соединены соответственно с четвертым выходом блока управлени  и с информационным входом третьего сдвигател , выход которого соединен с входом второго слагаемого второго сумматора, вход третьего слагаемого которого соединен с выходом четвертого сдвигател , им формационный вход которого соединен с выходом п того сумматора по модулю два, вход второго слагаемого которого соединен

   с п тым выходом блока управлени , шестой выход которого соединен с входом второго слагаемого шестого сумматора по модулю два, выход которого соединен с информационным входом п того сдвигател , выход ко0 торого соединен с входом второго слагаемого третьего сумматора, седьмой выход блока управлени  соединен с входами задани  величины сдвига первого и третьего сдвигателей, восьмой выход блока

   5 управлени  - с входами задани  величины, сдвига второго, четвертого и п того сдвигателей , выход второго сдвигател  - с входом третьего слагаемого первого сумматора 2, Устройство по п. 1,отличающее0 с   тем, что блок управлени  содержит первый и второй узлы выбора старшей единицы , мультиплексор, сдвигатель, первый и второй сумматоры по модулю два, группу элементов И, элемент НЕ, коммутатор и

   5 узел формировани  управл ющих сигналов, содержащий с первого по третий элементы И, с первого по шестой элементы запрета, с первого по п тый элементы ИЛИ. причем вход запуска блока управлени  соединен с

   0 первыми входами второго и третьего элементов ИЛИ узла формировани  управл ющих сигналов, тактовый вход блока управлени  - с информационным входом третьего элемента запрета узла формирова5 ни  управл ющих сигналов, знаковый разр д первого входа услови  блока управлени  - с входом элемента НЕ и с информационными входами п того и шестого элементов запрета узла формировани 

   0 управлени  сигналов, выход элемента НЕ соединен с входом первого слагаемого первого сумматора по модулю два, входы разр дов второго слагаемого которого соединены с разр дами первого входа усло5 ви  блока управлени , знаковый разр д второго входа услови  которого соединен с входом первого слагаемого сумматора по модулю два, с управл ющим входом четвертого элемзнта запрета узла формировани 

   0 управлгющих сигналов и  вл етс  четвертым выходом блока управлени , разр ды второго входа услови  которого соединены с входами соответствующих разр дов входа второго слагаемого второго сумматора по

   5 модулю два, выход четвертого элемента ИЛИ узла формировани  управл ющих сигналов соединен с управл ющими входами первого, второго, п того и шестого элементов запрета, с первым входом третьего элемента И, с информационным входом

   четвертого элемента запрета узла формировани  управл ющих сигналов, с управл ющими входами сумматора и мультиплексора, с первыми входами элементов И группы, выходы которых соедине- ны с разр дным входом второго узла выбора старшей единицы, выход которого соединен с входом задани  величины сдвига сдвига- тел , выход которого соединен с информационным входом коммутатора, первый и второй выходы которого  вл ютс  соответственно седьмым и восьмым выходами блока управлени , разр ды третьего входа услови  которого соединены с вторыми входами соответствующих элементов И группы и с соответствующими инверсными входами первого элемента И узла формировани  управл ющих сигналов, выходы разр дов первого сумматора по модулю два соединены с соответствующими разр дами первого ин- формационного входа мультиплексора и с соответствующими инверсными входами второго элемента и узла формировани  управл ющих сигналов, выходы разр дов второго сумматора по модулю два - с соответствующими разр дами второго информационного входа мультиплексора и с соответствующими входами четвертого элемента ИЛИ узла формировани  управл ющих сигналов, выход мультиплексора соединен с входом первого узла выбора старшей единицы, выход которого соединен с информационным входом сдвигател , выходы первого и второго элементов И узла формировани  управл ющих сигналов сое-

   динены соответственно с информационными входами первого и второго элементов запрета узла формировани  управл ющих сигналов, выходы которых соединены с соответствующими входами первого элемента ИЛИ узла формировани  управл ющих сигналов , выход первого элемента ИЛИ узла формировани  управл ющих сигналов соединен с управл ющим входом третьего элемента запрета узла формировани  управл ющих сигналов и  вл етс  первым выходом блока управлени , выход третьего элемента запрета узла формировани  управл ющих сигналов соединен с вторым входом третьего элемента ИЛИ узла формировани  управл ющих сигналов, выход третьего элемента ИЛИ узла формировани  управл ющих сигналов  вл етс  третьим выходом блока управлени  и соединен с вторым входом третьего элемента И узла формировани  управл ющих сигналов, выход третьего элемента И узла формировани  управл ющих сигналов соединен с вторым входом второго элемента ИЛИ узла формировани  управл ющих сигналов, выходы четвертого и п того элементов запрета узла формировани  управл ющих сигналов соединены соответственно с входами п того элемента ИЛИ узла формировани  управл ющих сигналов, выходы второго и п того элементов ИЛИ и.шестого элемента запрета узла формировани  управл ющих сигналов  вл ютс  соответственно втррым, п тым и шестым выходами блока управлени .

   Фиг.2

   Фиг.З