SU1476487A1

SU1476487A1 - Вычислительный узел цифровой сетки

Info

Publication number: SU1476487A1
Application number: SU874293158A
Authority: SU
Inventors: Сергей Иванович Пустовалов; Леонид Иванович Дорожко
Original assignee: Ленинградский Институт Точной Механики И Оптики
Priority date: 1987-08-03
Filing date: 1987-08-03
Publication date: 1989-04-30

Abstract

Изобретение относитс к вычислительной технике и предназначено дл построени устройств, ориентированных на решение задач математической физики, описываемых дифференциальными уравнени ми в частных производных. Цель изобретени - повышение быстродействи . Вычислительный узел содержит регистры коэффициентов 1, преобразователи 2 пр мого кода в обратный, регистр 3 правой части, первую группу управл ющих входов 4, регистр 5 промежуточного результата, вторую группу управл ющих входов 6, элементы И 7, первый коммутатор 8, первый сумматор 9, регистр 10 частичных сумм, второй сумматор 11, регистр 12 начальных условий, блок 13 анализа разр дов, второй коммутатор 14. Цель достигнута за счет применени итерационного метода решени с Чебышевским набором параметров. 2 ил.

Description

Изобретение относится к вычислительной технике и предназначено для построения устройств, ориентированных на решение задач математической $ физики, описываемых дифференциальными уравнениями в частных производных.

Цель изобретения - повышение быстродействия.

На фиг. 1 представлена структур- jq ная схема устройства; на фиг. 2 - алгоритм формирования управляющих сигналов .

Вычислительный узел содержит с перпервого по пятый регистры 1,-1 ₅ 15 коэффициентов, с первого nd седьмой преобразователи 2,-2-, прямого кода в обратный, регистр 3 правой части, первую группу управляющих входов 4;· регистр 5 промежуточного результата, 20 вторую группу управляющих входов 6; первый - третий элементы И 7,-7₃, первый'коммутатор 8, первый сумматор. 9, регистр 10 частичных сумм, второй сумматор 11, регистр 12 на-* 25 чальных условий, блок 13 анализа разрядов и второй коммутатор 14.

Узел предназначен для решения дифференциальных уравнений . в частных производных итерационным методом с 30 чебышевским набором параметров (как _:явным, так и неявным). {

Вычисления производятся по формуле:

Укм (i. j)=y_k(i,j )+ 4«(i, j)+ 35

1, j )- последующее приближение функции (на (к+1)-й итерации) в данном узле,

Если принять

-ψ(ί, j) -rf _t.,(i, j )у _k(i»j ) + +a₁(i-l,j)y_k(H,j)+a_f(i+l,j)* ⁺ l »j)+a ₂(i,j-l)y_fc(i,j-l) + +a₂(i,j + l)y_k(i,j+l),. (2)

TO

У_к+, (i.j)=ytd,j)+ M¹»J) ^{+ t}Ki»j)1Из этого следует, что работу устройства можно разделить на два этапа: на первом этапе производится вычисление (2), а на втором - значение функции в (i,j)-M узле (3) на (к+1)-й итерации.

На первом этапе по инициативе сигналов из управляющего автомата коэффициенты, хранящиеся в регистрах коэффициентов, умножаются на значения функций в соответствующих узлах решетки в соответствии с алгоритмом сокращенного умножения путем поразрядного сложения содержимого регистров коэффициентов, преобразованного преобразователями кодов в соответствии с управляющими сигналами от блоков анализа разрядов данного и соседних узлов, с содержимым регистра частичных произведений. За η тактов (п-разрядность регистров) получается очередная сумма частичных произведений. После этого содержимое +^к.<(а, (i—1 , j)уц (1-1 ,j)+a ,(i+l,j)\ *yk(i⁺l,j)+a₂(i,j-l)y_k(i,j-l)+ +a₂(i,j+l)y_k(i,j + l) + q>(i,j), (1) где i,j “ индекс строки и столбца сеточной области;

а,(1-1,j),a,(1+1,j),а₂(i,j-l), а_г(1,j+1) - коэффициенты;

Ук(1~1 ,j) »У<<(1+1 .j) >yk(i»j-l) » y_k(i»j+i}»

У к (1 ·» J ) ~ значения очередного приближения функции в дацном и соседних узлах (на к-ой инерции);

- итерационные параметры (чебышевский набор параметров);

o^₊₎(i,j) ~ коэффициент узла (зависят от вида уравнения, способа решения уравнения);

if(i,j) - аппроксимированная правая часть;

сдвигового регистра, в котором хранится y_k(i_rj), уменьшается в два раза, и определяется значение очередной суммы частичных произведений. За η циклов умножения в регистре частичных сумм формируется значение iv(i,j), которое переносится в регистр 5.

На в то ром·, этапе производится умножение (2) и Q>(i,j) на , который является общим для всех узлов цифровой сетки и хранится в регистре итерационных параметров, вынесенном в управляющий автомат. Умножение производится аналогично, элементы И не пропускают информацию на многовходовый сумматор, а коммутаторы пропускают соответствующие коды содержим мого регистров 3 и 5, При умножении на старший разряд Неполученное произведение на сумматоре 11 суммируется со значением y_k(i,j), в регистре 12 получается значение очередного приближения (3), которое через коммутатор 14 может передаваться в ЭВМ.

Управляющие и осведомительные сигналы вычислительного узла:

Y*

Υ.

Y_a

Y_S

Yi

Yu

Υ(Λ

Υη обнуление регистра частичных сумм 10; установка признаков перекоса в сумматоре 9 в соответствии с сигналами второй группы yn-.|Q равняющих сигналов; циклический сдвиг вправо на 1 разряд регистров 1 коэффициентов; . сдвиг регистра частичных сумм 10 вправо на 1 разряд с записью в первый разряд значения выхода сумматора 9; сдвиг регистра частичных сумм 10 на 1 разряд вправо; пропуск через элементы И 7 и коммутатор 8 содержимого регистров 1 коэффициентов; пропуск через коммутатор 8 на сумматор регистров 3 циклический регистра 1 2 во;

сдвиг содержимого регистра 12 вправо на 1 разряд с записью в старший разряд значения выхода сумматора 11; запись в регистр 5 содержимого регистра частичных сумм 10; циклический сдвиг вправо на 1 разряд содержимого регистров 3 и 5; сдвиг на 1 разряд вправо содержимого регистра 15;

• сигнал в. ЭВМ об окончании итерационного

X ₀ - сигнал Пуск итерационного X, - произведено η ров 1 ,1 0,3 и 5;

XI ~ произведено п~1 сдвигов ре- гистра 12,

Вычислительный узел цифровой сетки работает следующим образом. Все числа представлены в виде дробных в дополнительном коде. По информационной шине по управляющим сигналам, передаваемым по шине управления от ЭВМ, в регистры I коэффициентов, и регистр 3 правой части поступают значения коэффициентов, в регистр 12 начальные условия. На первом этале происходит вычисление (2), содержимого и 5;

сдвиг содержимого на 1 разряд впра25 процесса; от ЭВМ (начало процесса); сдвигов регист-45 для чего по сигналу Υ_ο обнуляется регистр 10 частичных сумм,Блок 13 анализирует два младших разряда регистра 12 и вырабатывает управляющие сигналы, значения которых зависят от значений этих разрядов в соответствии с алгоритмом сокращенного умножения. Эти управляющие сигналы поступают на последовательный выход узла, который соединен с соответствующими управляющими входами соседних узлов, на управляющие входы преобразователя кодов и на управляющий вход многовходового сумматора 9. Преобразователи 2,-2 _sкодов настраиваются на пропуск соответствующего кода содержимого регистров 1 коэффициентов. По сигналу Y значения переноса всех разрядов многовходового сумматора 9 устанавливаются в 0 или 1, при этом при пропуске соответствующим преобразователем 2 кода прямого кода признак переноса устанавливается в 0, при пропуске обратного кода - в 1.

Сигнал Y_s настраивает элементы ,И 7 и коммутатор 8 на пропуск содержимого регистров 1 коэффициентов в 'соответствии со значениями управляющих сигналов из блока 13 и управляющих входов узла. Полученная сумма младших разрядов регистра 10 частичных сумм и регистров 1 коэффициентов поступает на вход старшего разряда регистра 10 частичных сумм.

По сигналу Υ₃ происходит сдвиг регистра 10 частичных сумм на 1 разряд вправо и запись полученной суммы в его старший разряд. По сигналу Y₂ происходит циклический сдвиг регистров 1 коэффициентов. На выходе сумматора 9 получается сумма следующих разрядов. Таким образом, через η сдвигов (тактов) в регистре ,10 частичных сумм 10 получается . сумма частичных произведений умножения коэффициентов на младший разряд регистра 1 2 и .аналогичных регистров соседних узлов.

По сигналу Υ* в регистре 10 частичных сумм происходит алгебраический сдвиг вправо на один разряд для уменьшения частичного произведения в 2 раза. По сигналу Υ₇ регистр 12 циклически сдвигается на 1 разряд вправо для умножения на следующий разряд.

После умножения на последний ( старший ) разряд регистра 12 в реги5 стре 10 частичных сумм получается значение (2). В дальнейшем, по.сигналу Υ₃ содержимое регистра. 10 частичных сумм, т.е. полученное значение ψ( i,j) переписывается в регистр 5, По сигналу Y ₇ происходит циклический сдвиг регистра 12 для восстановления значения функции v(i,j). По сигналу Y_o происходит обнуление регистра 10 частичных сумм,

Сигнал Υ _t настраивает коммутатор 8 на пропуск содержимого регистра 5 и регистра 3, переносов в соответствующие разряды сумматора 9.

На выходе многовходового сумматора 9 формируется сумма младших разрядов регистров 3, 5 и 10. По сигналу Υ₃ происходит сдвиг регистра 10 частичных сумм вправо 'на 1 разряд с записью-в старший разряд полученной суммы, по сигналу Υ_1ο- сдвиг регистра 3 правой части и регистра 5. Таким образом, на выходе многовходового сумматора 9 получается сумма следующих разрядов, а через η тактов в регистре 10 частичных сумм находится сумма произведений содержимого регистра 3 правой части, и регистра 5 на младший разряд Ц (подаваемый по двенадцатому входу первой группы управляющих входов).

По сигналу Υ „ 4 сдвигается вправо на 1 разряд, по сигналу Υ₄происходит алгебраический сдвиг на один разряд вправо регистра 10 частичных сумм. Процесс умножения повторяется. ’’

При умножении на старший разряд И по управляющему сигналу Y _t0происходит сдвиг.регистра 12с записью в старший разряд регистра результата, полученного на выходе сумматора 11. При этом на выходе сумматора 11 формируется сумма содержимого регистра 12.с получаемым результатом на выходе многовходового сумматора 9, который записывается в регистр частичных сумм, Так как на выходе многовходрвого сумматора 9 получается сумма произведений С_к+1 ψ(ί, j) + ¢,.., к w(i,j), то в регистр 12 заносится сумма y^(i, j)+ 1^(1,1)+^(1,1)3 , т,е, значение у (i,j), которое через коммутатор 14 поступает в ЭВМ, Значение приращения функции j)J из регистра 10 частичных сумм через коммутатор 14 может быть получено на параллельном выходе узла и использоваться в ЭВМ для анализа условия окончания итерационного процесса,

Claims

Формул.а изобретения

Вычислительный узел цифровой сетки, содержащий четыре регистра коэф10 фициентов, четыре преобразователя прямого кода в обратный, два элемента И, первый сумматор, регистр частичных сумм, блок анализа разрядов . и регистр начальных условий, причем 15 информационные входы регистров с первого по четвертый коэффициентов и установочные входы регистра начальных условий соединены с установочными входами узла, выходы младших разрядов 2Q с первого по четвертый регистров коэффициентов соединены с информационными входами.с первого по четвертый преобразователей прямого кода в обратный соответственно, выходы 25 первого и второго преобразователей прямого кода в обратный соединены с первыми входами первого и второго элементов И соответственно, выходы которых подключены к входам соот30 ветственно первого и второго слагаемых первого сумматора, выход которого соединен с входом старшего разряда регистра частичных сумм, выход младшего разряда которого подключен к входу третьего слагаемого первого

35 сумматора, выходы двух младших разрядов регистра начальных -условий соединены с информационными входами блока анализа разрядов, выход кото40 рого соединен с управляющим выходом узла и входом установки переноса первого разряда первого сумматора, вход сброса узла соединен с входом сброса регистра частичных сумм, с первого по восьмой управляющие вхо45 ды первой группы узла соединены соответственно с управляющим входом первого сумматора, объединенными входами синхронизации регистров с первого по четвертый коэффициентов, первым управляющим входом регистра частичных сумм, вторым управляющим входом регистра частичных сумм, вторыми входами первого и второго элементов И, первым управляющим входом регистра начальных условий, управляющим входом блока анализа разрядов и вторым управляющим входом регистра начальных условий, о т л и чающийся тем, что, с целью повышения быстродействия, в него введены регистр пятого коэффициента, регистр правой части, регистр промежуточного результата, с пятого по восьмой преобразователи прямого кода в обратный, третий элемент И, два коммутатора и второй сумматор, причем установленные входы узла подключены |θ к информационным входам регистра правой части и регистра пятого коэффициента, выход младшего разряда которого соединен с информационным вход дом пятого преобразователя прямого и кода в обратный,выход которого соединен с первым входом третьего элемента И, выход которого соединен, с входом четвертого слагаемого первого сумматора, выход которого соединен с входом первого слагаемого второго сумматора, выход которого соединен с', входом старшего разряда регистра начальных условий, выход младшего разряда которого соединен с входом вто- 25 рого слагаемого второго сумматора, выхода третьего и четвертого преобразователей прямого.кода в обратный соединены с информационными входами первой группы первого коммутатора, βθ первый и второй выходы которого сое-, динены соответственно с входами пятого и шестого слагаемых первого сумматора, выход младшего разряда регистра правой : части соединен с информационным входом шестого преобразо- ^5 вателя прямого кода в обратный, выход, которого соединен с соответствующим информационным входом второй группы первого коммутатора, выходы регистра частичных сумм соединен с информационными входами первой группы второго коммутатора и информационными входами регистра промежу точного результата, выход младшего разряда которого соединен с информационным входом седьмого преобразователя прямого кода в обратный, выход которого подключен к соответствующему ’информационному входу второй группы первого коммутатора, выходы регистра начальных условий соединены с информационными входами второй группы второго коммутатора, выходы которого соединены с информационными выходами узла, выход блока анализа разрядов соединен с управляющим входом пятого преобразователя прямого кода в обратный, пятый управляющий вход первой·· группы узла соединен с вторым входом третьего элемента И и первым управляющим входом первого коммутатора, второй управляющий вход которого соединен с девятым управляющим входом первой группы . узла, десятый, одиннадцатый и двенадцатый управляющие входы первой группы узла соединены соответственно с входом синхронизации записи регистра промежуточного результата, входами синхроимпульса сдвига регистра промежуточного результата и регистра правой части, управляющими входами шестого и седьмого преобразователей прямого кода в обратный и входом установки переноса второго разряда первого сумматора, уравляющие входы второй группы узла соединены с управляющими входами с п’ервого по четвертый преобразователей прямого кода в обратный и входами установки переноса соответственно с третьего по шестой разрядов первого сумматора, третий и тринадцатый управляющие входы первой группы соединены с управляющими входами соответственно регистра пятого коэффициента и второго коммутатора.

Ί476487

Фиг Л