SU1575177A1 - Устройство дл извлечени квадратного корн - Google Patents

Abstract

Изобретение относитс  к цифровой вычислительной технике и может быть использовано в универсальных и специализированных вычислительных системах дл  аппаратной реализации операции извлечени  квадратного корн  из чисел, представленных в двоичной системе счислени  в форме с фиксированной и плавающей зап той. Цель изобретени  - повышение быстродействи  устройства. Поставленна  цель достигаетс  тем, что в устройство, содержащее три регистра, два сумматора, три блока сдвига, два мультиплексора, блок управлени , блок формировани  результата, введены два сумматора по модулю два с соответствующими св з ми. 3 ил.

Description

Изобретение относитс  к цифровой вычислительной технике и может быть использовано в универсальных вычислительных системах дл  аппаратной реализации операции извлечени  квадратного корн  из чисел, представленных в двоичной системе счислени  в форме с фиксированной и плавающей зап той .

Цель изобретени  - повышение быстродействи  .

На фиг.1 представлена структурна  схема устройства; на фиг.2,3 - варианты функциональных схем блока сдвига и блока управлени  соответственно .

Устройство (фиг.1) содержит регистры 1-3, сумматоры 4 и 5, мультиплексоры 6 и 7, блоки сдвига 8-10, блок 11 управлени , блок 12 формиро-i вани  результата, сумматоры 13 и 14

по модулю два, вход 15 задани  пор дка аргумента, вход 16 задани  мантиссы аргумента, вход 17 запуска устройства , тактовый вход 18 устройства, выходы 19 и 20 пор дка и мантиссы результата , выход 21 признака конца операции .

Блок сдвига (фиг.2) содержит элементы И 22, элементы ИЛИ 23, входы 24-26, выход 27,

Блок управлени  (фиг.З) содержит элементы НЕ 28, элементы ИЛИ 29, элементы И 30-33, вход 34, выходы 35-40,

В основе работы устройства лежит следующий способ вычислени  значений функции )х. Значение аргумента представл етс  в виде . Пор док Р представл етс  (г+1)-разр дным дополнительным кодом a0aj a... аг, где

а0 - знаковый, а а(,,аг числовые двоичные разр ды. Мантисса

СП

4j

СП

-vJ

-vl

315

М представл етс  (п+1)-разр дным дво

чиным кодом , ,. bn, где Ь(, - знаковый , Ь,, ,,...,b и - числовые двоичные разр ды (мантисса аргумента всегда неотрицательна),

Значение результата вычисл етс  с использованием разложени  приведенной мантиссы М аргумента х на множители вида (1+ , где с

М

I М при Эр-0

М/2

при

(О

Если аргумент х представить в ,виде

+ Ј,2-JVZ

к-1

где К 1

Р при Р+1 при

241 Jr

(3)

4 ,

то-значение искомой функции у можно определить выражением

у -P-2P /5jMF 2Q.nCI+r.2Jk

) , (4)

К 1

-,

Где Q Р /2

(5) 30

Вычисление мантиссы результата производитс  с использованием итефац рнных формул

Zk4, z + e

г . к. кk -

.-(jk+0

мкч. + ЈЛ,, 2 Ј. sgn (1 - ZK)

(6)

Пор док Q результата определ етс  и соответствии с выражени ми (3) и (5). Начальные значени  К, и г, определ ютс  в соответствии с выражени ми

М,2,М.

Значение j при выполнении К-ой итерации выбираетс  равным номеру старшего нулевого (единичного) разр да дробной части кода ZK при z 1 ), если zK(j) Ј z( + l) и на йдиницу меньше номера j старшего нулевого (единичного) разр да дробной части кода zx , если z(j)z(c () где 2(О - значение f -го двоичного разр да кода Zy,

Значение j задаетс  в устройстве унитарным m-разр дным двоичным кодом 1К содержащим единицу в разр де и нули в остальных разр дах. Величина irtSrn+l определ етс  требуемой точно

774

стыо вычислений, Логическое уравнение , определ ющее значение О-го разр да Т.„( р ejj ,2,. «т j ), имеет вид

Мр)  (р-Н)лЈ z(i) + 1)А г(р+2)Л& z(i), (7)

где z(p)(p)®2),(OJ

Признаком окончани  операции служит- условие /1-2 5.,/ 0.00.. . V 1

- o-W. I 1 - I х. -/ , 1 э /.

3 S e l,2,...n(2+l)J.

(8)

5

0

5

0

5

0

45 JQ

5

Величина М5+ при этом используетс  в качестве мантиссы результата.

Устройство работает следующим образом ,

В исходном состо нии разр ды с первого по m-й (V+1)-разр дного регистра 1, используемого дл  хранени  величины ZK, имеют одинаковое (либо нулевое , либо единичное),значение. Вследствие этого, значение признака Конец операции на третьем выходе блока 11 управлени  равно единице, а значе- ние сигналов на первом и втором выхо.- дах блока 1 управлени  равно нулю.

На вход 18 устройства непрерывно поступают тактовые импульсы (ТИ). На вход 15 и вход 16 устройства посту™ пают значени  пор дка и мантиссы аргумента соответственно. Код пор дка аргумента со входа 15 поступает на информационный вход третьего 3 регистра , код мантиссы аргумента - на первые информационные входы первого

6и второго 7 мультиплексоров. Младший разр д кода пор дка а поступает на первые управл ющие входы первого 6 и второго 7 мультиплексоров.

Если значение младшего разр да когда пор дка а-} равно нулю, то код мантиссы , поступивший на первые информационные входы первого 6 и второго

7мультиплексоров, проходит на входы мультиплексоров без преобразовани . При единичном значении а код мантиссы , поступивший на первые информационные входы первого 6 и второго

7 мультиплексоров, проходит на входы мультиплексоров со сдвигом на один разр д в сторону младших разр дов . Сформированное на выходе первого 6 и второго 7 мультиплексоров приведенное значение мантиссы аргумента М поступает на информационные входы первого 1 и второго 2 регистров .

Дл  выполнени  вычислений синхронно с одним из ТИ на вход 17 VCT- ройства подаетс  сигнал Пуск, который поступает на вход блока 1) управлени , а также на вход разрешени  записи третьего 3 регистра, осуществл   занесение на третий регистр 3 значени  пор дка аргумента р. По сигналу Пуск на первом выходе блока 11 управлени  формируетс  сигнал Занесение , который поступает на входы разрешени  записи первого 1 и второго 2 регистров и осуществл ет занесение в первый регистр 1 величины z, M и

ступают на вторые выходы третьего 10, первого 8 и второго 9 блоков сдвига соответственно (значение jt определ етс  в соответствии с приведенным в выше алгоритмом). Первый 8, второй 9, и третий 10 блоки сдвига осуществл ют

умножение поступающего на их первые 2-j,

;го, на их первые . 2 f2jV2) и 2-0,-м)

10

15

входы коды на , соответственно путем сдвига в сторон младших разр дов, В освобождающиес  разр ды записываетс  значение, поступающее на третий вход соответствующего блока сдвига.

Код z( поступает на второй вход второго 9 блока сдвига с выхода перво го регистра 1, С выхода второго регистра 2 значение К, поступает на второй вход блока 12 формировани  результата , на первый вход которого с выхода третьего регистра 3 поступает значение пор дка.

Первый 4 и второй 5 сумматоры производ т вычисление значении z,

и К,

1 # во второй 2 регистр - величины М,М.

Если значение мантиссы аргумента М не равно нулю (единице), то процесс вычислений реализуетс  следующим образом При выполнении первой итерации 20 значение z, (О) равное нулю при Ј,1 и единице при f,-l, поступает с выхода первого регистра 1 на первые входы первого 13 и второго 14 сумматоров по модулю два, на вторые входы ко- 25 согласно выражени м (6). С выходов торых с выходов первого 1 и второго 2 первого 4 и второго 5 сумматоров регистрда поступают значени  М и zf чение величин г„ и М2 поступают на соответственно. Первый 13 и второй 14 вторые информационные входы первого сумматоры по модулю два производ т по- 6 и второго 7 мультиплексоров соот- разр дное суммирование по модулю два 30 ветственно. Наличие единичного значени  сигнала Выбор входа на вторых управл ющих входах первого 6 и второго 7 мультиплексоров обеспечивает прохождение информации с вторых информационных входов на выходы мультиплексоров , в результате чего коды z2 и 112. поступают на информационные входы первого 1 и второго 2 регисткодов М, и г соответственно с кодом Zij(O), формиру  на своих выходах значени  Ј(М, и ,

С выхода первого 13 сумматора по модулю два значение поступает на первый вход первого блока 8 сдвига и на третий вход блока 11 управлени . С выхода второго сумматора 14 по модулю два значение Ј М1 поступает на первый вход третьего блока 3 О сдвига.

Поступление отличного от нул  (единицы ) кода Ј«z на третий вход блока 11 управлени  приводит к по влению на третьем выходе блока 11 управлени  нулевого уровн  признака Конец операции , а на втором выходе - единичного уровн  сигнала Выбор входа. Кроме того, первый выход блока 11 управлени  подключаетс  к его второму входу, обеспечива  прохождение очередных ТИ на входы разрешени  записи первого 1 и второго 2 регистров.

По коду z j на четвертом, п том и шестой выходах блока 11 управлени 

35

ров соответственно. С приходом оче- ,д редкого ТИ значени  z и К занос тс  в первый 1 и второй 2 регистры соответственно о На этом выполнение nept-- вой итерации завершаетс .

В процессе выполнени  второй ите- дс рации по значени м z г и М2 в устройстве аналогично описанному выше формируютс  значени  zg и И,, которые будут занесены в первый 1 и второй 2 регистры соответственно очеред- ,„ ным ТИ, Следующие итерации выполн ют аналогично.

Итерационный процесс продолжаетс  до тех пор, пока в результате вы полнени  очередной S-ой итерации все m старших числовых разр дов числа

формируетс  (щ + 1 -разр дные коды, со- fg+1 z 5-нне станут одновременно равны- держащие единицу в ( ( ми единице. При этом блок II управле- и (2jj+2)-M разр де соответственно и

ни  запрещает прохождение ТИ со своего второго входа на первый выход и

нули в остапьных разр дах, которые по 5177

ступают на вторые выходы третьего 10, первого 8 и второго 9 блоков сдвига соответственно (значение jt определ етс  в соответствии с приведенным вы- выше алгоритмом). Первый 8, второй 9, и третий 10 блоки сдвига осуществл ют

умножение поступающего на их первые 2-j,

;го, на их первые . 2 f2jV2) и 2-0,-м)

10

15

входы коды на , соответственно путем сдвига в сторону младших разр дов, В освобождающиес  разр ды записываетс  значение, поступающее на третий вход соответствующего блока сдвига.

Код z( поступает на второй вход второго 9 блока сдвига с выхода первого регистра 1, С выхода второго ре 20 25 согласно выражени м (6). С выходов первого 4 и второго 5 сумматоров чение величин г„ и М2 поступают на вторые информационные входы первого 6 и второго 7 мультиплексоров соот- 30 ветственно. Наличие единичного значени  сигнала Выбор входа на вторых управл ющих входах первого 6 и второго 7 мультиплексоров обеспечивает прохождение информации с вторых информационных входов на выходы мультиплексоров , в результате чего коды z2 и 112. поступают на информационные входы первого 1 и второго 2 регистгистра 2 значение К, поступает на второй вход блока 12 формировани  результата , на первый вход которого с выхода третьего регистра 3 поступает значение пор дка.

Первый 4 и второй 5 сумматоры просогласно выражени м (6). С выходов первого 4 и второго 5 сумматоров чение величин г„ и М2 поступают на вторые информационные входы первого 6 и второго 7 мультиплексоров соот- ветственно. Наличие единичного значени  сигнала Выбор входа на вторых управл ющих входах первого 6 и второго 7 мультиплексоров обеспечивает прохождение информации с вторых информационных входов на выходы мультиплексоров , в результате чего коды z2 и 112. поступают на информационные входы первого 1 и второго 2 регистизвод т вычисление значении z,

и К,

согласно выражени м (6). С выходов первого 4 и второго 5 сумматоров зна чение величин г„ и М2 поступают на вторые информационные входы первого 6 и второго 7 мультиплексоров соот- ветственно. Наличие единичного значе ни  сигнала Выбор входа на вторых управл ющих входах первого 6 и второго 7 мультиплексоров обеспечивает прохождение информации с вторых информационных входов на выходы мультиплексоров , в результате чего коды z2 и 112. поступают на информационные входы первого 1 и второго 2 регист20 25 30

35

ров соответственно. С приходом оче- редкого ТИ значени  z и К занос тс  в первый 1 и второй 2 регистры соответственно о На этом выполнение nept-- вой итерации завершаетс .

В процессе выполнени  второй ите- рации по значени м z г и М2 в устройстве аналогично описанному выше формируютс  значени  zg и И,, которые будут занесены в первый 1 и второй 2 регистры соответственно очеред- ным ТИ, Следующие итерации выполн ют аналогично.

Итерационный процесс продолжаетс  до тех пор, пока в результате вы полнени  очередной S-ой итерации все старших числовых разр дов числа

g+1 z 5-нне станут одновременно равны- ми единице. При этом блок II управле-

ни  запрещает прохождение ТИ со своего второго входа на первый выход и

71575177

формирует на третьем выходе единичное значение признака Конец операции и на втором выходе - нулевое значение сигнала Выбор входа.

По окончании процесса вычислений на первом выходе блока 12 формирование результата формируетс  значение пор дка результата в соответствии fc выражени ми (3) и (5), а на втором выходе блока 12 формировани  результата - округленное до п числовых разр дов значение мантиссы результа- ta. Сформированные блоком 12 форми8

10

и через инверторы 28 - на входы второго элемента И 33 четвертой группы . Если все m старших разр дов кода, поступающего на третий вход 34 блока, равны единице (нулю), то на выходе первого (второго) элемента И 33 чет вертой группы формируетс  единичный сигнал, который проходит через (т+1)-ый элемент ИЛИ 29 и поступает на -третий выход 21 блока в качестве сигнала Конец операции.

При наличии хот  бы одной единицы и хот  бы одного нул  одновременно

ровани  результата пор док и мантисса (5 в m старших разр дов третьего 34 вхо30

результата поступают на выходы 19 и 20 20 устройства.

Если при начале вычислений значени  всех m разр дов г равно единице или значение всех т разр дов z, 7g равно нулю, то значение признака нец операции на выходе 21 устройст- йа остаетс  равным единице и вычислений по формулам (6) не производитс . В качестве результата используютс  25 значени  пор дка и мантиссы, сформированные блоком 12 формировани  результата по поступившим на его входы

/ Ц,

Значени м Р и М .

Блоки 8-10 сдвига работают следующим образом.

На первый 24 вход блока поступает V-разр дный информационный код, на второй вход 25 блока - (V-1 разр дный управл ющий код, имеющий единицу в i-ом разр де (1в ,2...,V-l|) и нули в остальных„ Единичный разр д управл ющего кода поступает на вторые входы j-x элементов И 22 каж- Дой j-ой группы (j 6 Јl,2,...,Vj, ), на первые входы которых поступают (j-i)-bie разр ды информационного кода (при i j) или значение сигнала с третьего входа 26 блока (). В результате входной информационный код сдвигаетс  на i разр дов вправо и освобождающиес  разр ды заполн ютс  значением, поступившим на третий 26 вход блока.

Блок 11 управлени  работает следующим образом.

Сигнал Пуск, поступа  на первый вход 17 блока, проходит через m-й элемент ИЛИ 29 и далее на первый 35 выда блока сигнал Конец операции на третьем выходе 21 блока имеет нулевое значение, а на выходе (ш+2)-го элемента НЕ 28 - единичное значение которое поступает на второй выход 36 блока, а также на второй вход третьего элемента И 33 четвертой группы, разреша  прохождение через третий элемент И 33 четвертой группы ТИ, поступающих с второго входа 18 блока. С выхода третьего элемента И 33 четвертой группы ТИ через m-ый элемент ИЛИ 29 поступают на первый выход 35 блока в качестве сигналов Занесение

Единичное значение Ј -го разр да кода j на выходе ()-го элемента И 30 первой группы (,3, ...ml ) формируетс  при наличии еди3S ничных значений во всех разр дах, номер которых меньше и нулевого значени  в сГ-ом разр де кода, поступившего на третий вход 34 блока. При 9 1 единичное значение 1-го разр 4Q да кода j формируетс  первым элементом НЕ 28,

Единичное значение р-го разр да (реЈ 1,2,..,, ) кода j $ формируетс  на выходе р -го элемента ИЛИ

45 29 при равенстве нулю (р+1)-го и (р +2)-го разр дов кода, поступающего на третий вход 34 блока с использованием О-го элемента И 31 второй группы, и при равенстве нулю р -го и единице (П +1)то разр дов кода, поступающего на третий 34 вход блока с использованием р-го элемента И 32 третьей группы, Единичное значение т-го разр да кода j формируетс  эле-

50

ход блока в качестве сигнала Занесе- gg ментом И 32 третьей группы. Остальние . Старшие m разр дов поступающего на третий вход 34 блока (т+1 разр дного кода передаютс  на входы первого элемента И 33 четвертой группы

ные разр ды кода j принимают нулевое значение„

По коду, поступившему на третий вход 34 блока, на четвертом 37, п 8

и через инверторы 28 - на входы второго элемента И 33 четвертой группы . Если все m старших разр дов кода, поступающего на третий вход 34 блока, равны единице (нулю), то на выходе первого (второго) элемента И 33 чет вертой группы формируетс  единичный сигнал, который проходит через (т+1)-ый элемент ИЛИ 29 и поступает на -третий выход 21 блока в качестве сигнала Конец операции.

При наличии хот  бы одной единицы и хот  бы одного нул  одновременно

да блока сигнал Конец операции на третьем выходе 21 блока имеет нулевое значение, а на выходе (ш+2)-го элемента НЕ 28 - единичное значение которое поступает на второй выход 36 блока, а также на второй вход третьего элемента И 33 четвертой группы, разреша  прохождение через третий элемент И 33 четвертой группы ТИ, поступающих с второго входа 18 блока. С выхода третьего элемента И 33 четвертой группы ТИ через m-ый элемент ИЛИ 29 поступают на первый выход 35 блока в качестве сигналов За

несение

Единичное значение Ј -го разр да кода j на выходе ()-го элемента И 30 первой группы (,3, ...ml ) формируетс  при наличии единичных значений во всех разр дах, номер которых меньше и нулевого значени  в сГ-ом разр де кода, поступившего на третий вход 34 блока. При 9 1 единичное значение 1-го разр да кода j формируетс  первым элементом НЕ 28,

Единичное значение р-го разр да (реЈ 1,2,..,, ) кода j $ формируетс  на выходе р -го элемента ИЛИ

29 при равенстве нулю (р+1)-го и (р +2)-го разр дов кода, поступающего на третий вход 34 блока с использованием О-го элемента И 31 второй группы, и при равенстве нулю р -го и единице (П +1)то разр дов кода, поступающего на третий 34 вход блока с использованием р-го элемента И 32 третьей группы, Единичное значение т-го разр да кода j формируетс  эле-

ментом И 32 третьей группы. Остальные разр ды кода j принимают нулевое значение„

По коду, поступившему на третий вход 34 блока, на четвертом 37, п 915751

том 38 и шестом 39 выходах блока формируютс  коды, имеющие единичное значение в (р + 1)-м р -м и (2-0 + 2)-м

эс

5

разр дах соответственно и нули в ос -тальных разр дах.

Claims (1)

1. Формула изобретени 

   Устройство дл  извлечени  квадратного корн , содержащее три регистра, два сумматора, три блока сдвига, два мультиплексора, блок управлени , блок формировани  результата, причем первые входы первого и второго сумматоров соединены с выходами одноименных регистров, выходы первого и второго блоков сдвига подключены соответственно к второму и третьему входам первого сумматора, выход третьего блока сдвига соединен с вторым входом второго сумматора, вход задани  мантиссы аргумента соединен с первыми информационными входами первого и второго мультиплексоров, вторые информацией- ные входы которых соединены с выходами .первого и второго сумматоров соответственно , первый выход блока управлени  соединен с входами разрешени  записи первого и второго регистр ров. информационные входы которых подключены к выходам одноименных мультиплексоров , первые управл ющие входы которых соединены с выходом младшего разр да входа задани  пор дка аргу

   мента, а вторые - с вторым выходом блока управлени , информационный вход третьего регистра соединен с входом

   77

   10

   5

   0

   5

   0

   5

   5

   задани  пор дка аргумента, тактовый вход которого подключен к первому входу блока управлени , выход третьего регистра соединен с первым входом блока формировани  результата, первой и второй выходы которого соединены соответственно с выходами пор дка и мантиссы результата устройства, а второй вход - с выходом второго регистра , второй вход блока управлени  соединен с входом запуска устройства и входом разрешени  записи третьего регистра, третий вькод блока управлени   вл етс  выходом признака конца операции устройства, а четвертый, п тый и шестой выходы соединены с первыми входами первого, второго и третьего блоков сдвига, выход первого регистра соединен с вторым входом второго блока сдвига, отличающеес  тем что, с целью повышени  быстродействи , в него введены первый и второй сумматоры по модулю два, причем старший разр д выхода первого регистра соединен с вторыми входами первого и третьего блоков сдвига и первыми входами первого и второго сумматоров по модулю два, вторые входы которых подключены к выходам первого и второго регистров, а выходы - к третьим входам первого и третьего блоков сдвига соответственно, третий вход блока управлени  соединен с выходом первого сумматора по модулю два, третий вход второго блока сдвига соединен с входом логического нул  устройства.

   фиг. 2

   Г70

   /0о

   Ф - - - -

   &37. 37v-f

   Зв.т W.m+1

   F38.r+2

   . V-2 40.V-1

   Фигз

   28. т 1