SU1714593A1 - Устройство дл умножени - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано при разработке быстродействующих устройств умножени  чирел, удобных дл  изготовлени  с применением БИС и СБИС, Цельюизобретени   вл етс  повышение достоверности получаемого результата и расширение функциональных возможностей устройства за счет умножени  2п-разр д- ных сомножителей. В устройство, содержащее блоки 1 вычислени  разр дных значений произведени , буферные регистры первой 2 и второй 3 групп и первую группу коммутаторов 6, введены буферные регистры третьей 4 и четвертой 5 групп и втора  группа коммутаторов 7, что дает возможность осуществл ть контрол»? функционировани  узлов и блоков устройства и восстановление на уровне микрокоманды вычислительного процесса после возникновени  сбо  в работе устройства. Сомножители могут быть .представлены в любой позиционной системе счислени . 1 ил.ч^fe4:^. ел ю ^

Description

Изобретение относитс  к вычислительной технике и может быть использовано при разработке быстродействующих устройств умножени  чисел, удобных дл  изготовлени  с применением БИС и СБИС (сомножители могут быть представлены в любой позиционной системе счислени ).

Известно устройство умножени , содержащее регистры множимого и множител , накапливающий сумматор, п одноразр дных узлов умножени  (п - разр дность сомножителей), п двухразр дных сумматоров и п буферных регистров.

Основными недостатками данного устройства  вл ютс  низкое быстродействие (ввиду большой длительности такта работы устройства) и низка  достоверность вычислений .

Известно также устройство умножени , содержащее регистр множимого, п блоков вычислени  разр дных значений произведени  (п - разр дность сомножителей) и две группы по п буферных регистров.

Это устройство имеет более высокое быстродействие, так как длительность такта его работы сведена к минимуму. Недостатком его  вл етс  низка  достоверность вычислений .

Наиболее близким к предлагаемому  вл етс  устройство. Содержащее п блоков вычислени  разр дных значений произведени  (п - разр дность множимого) две группы по п буферных регистров и п коммутаторов , причем входы множител  блоков вычислени  разр дных значений произведени  соединены с входом множител  устройства , входы множимого - с выходами соответствующих коммутаторов, вхйды первого слагаемого с выходами соответствующих буферных регистров первой группы, входы второго слагаемого с выходами соответствующих буферных регистров второй группы, входы буферных регистров первой и второй групп соединены соответственно с выхо;1ами старшего и младшего разр дов соответствующих блоков вУчисленм . разр дных значений произведени , выход первого буферного регистра второй группы Подключен к первому выходу устройства, первый вход коррекции которого соединен с входом второго слагаемого последнего бпока вычислени  разр дных значений произведени , первые информационные входы коммутаторов соединены с выходами соответствующих разр дов регистра множимого , второй информационный вход первого коммутатора соединен с вторым входом коррекции устройства, управл ющий вход которого соединен с управл ющими входами п коммутаторов, вторые информационные входы коммутаторов с второго по п-й соединены с входами старших разр дов блоков вычислени  разр дных значений произведени  с первого по (п-1)-й соответственно , выходы буферных регистров второй группы образуют второй выход устройства.

Известное устройство удобно дл  изготовлени  с применением БИС, отличаетс 

0 достаточно высоким быстродействием. Недостатком этого, так-же как и всех перечисленных устройств,  вл ютс  низка  достоверность получаемых результатов вви ду отсутстви  средств контрол  функционировани  узлов и блоков устройства и невозможность восстановлени  на уровне микрокоманды вычислительного процесса после возникновени  сбо  в работе устройства , а также невозможность умножени  на

0 нем чисел разр дностьк) 2 п без введени  значительных дополнительных аппаратурных затрат (необходимо вдвое увеличить количество всех узлов и блоков или использовать накапливающими сумматор и

5 достаточно сложное устройствоу равлени ).

Целью изобретени   вл етс  повышение дocтoвepнoctи получаемого результата за счет обеспечени  контрол  каждой микрокоманды путем ее повтора или за счет восстановлени  вычислительного процесса после сбо  путем повторного выполнени  ошибочной микрокоманды, а также расширение функциональных возможностей устройства(засчетобеспечени  вычислени  на нем 2.п-разр дных сомножителей).

Поставленна  цель достигаетс  тем, что в устройство умножени , содержащее п блоков вычислени  разр дных значений произведени  (п - разр дность множимого), первую и вторую группы по п буферных ре гистроа и первую группу из п коммутаторов, причем входы множител  п блоков вычислени  разр дных значений произведени  сое5 динаны с входом множител  устройства, выходы старшего и младшего разр дов i-ro блока вычислени  разр дных значений произведени  (i 1....,n) соединены соответственно с информационными входами Г-х

0 буферных регистров первой и второй групп, выход первого буферного регистра втр|эой группы подключен к выходу устройства, первый управл ющий вход которого соединен с входами записи буферных регистров

5 первой и второй групп, второй управл ющий вход устройства соединен с управл ющим входом п-го коммутатора первой группы, дополнительно введены треть  и четверта  группы по п буферных регистров

и втора  группа из п коммутаторов, причем

входы первого и второго слагаемых 1-го блока вычислени  разр дных значений произведени  соединены соответственно с выходами Ьх коммутаторов первой и второй групп, выход Ьго буферного регистра первой группы соединен с информационным входом 1-го буферного регистра третьей группы и информационным входом 1-го коммутатора второй группы, второй информационный вход которого соединен с выходом 1-гр буферного регистра третьей rpyflnbi, выход Ьго буферного регистра второй группы соединен с информационным входом t-ro буферного регистра четвертой группИ выход J-ro буферного регистра второй группь О 2....,п) соединен с первым информационным входом 0-)Го коммутатора первой группы, второй информационный вход которого соединен с выходом J-ro буферного регистра четвертой группы, выход первого буферного регистра второй группы соединен с первым информационйым входом п-го коммутатора первой группы , второй информационный вход которого подключен к входу коррекции устройства, третий управл ющий вход которого соединеи с входами разрешени  записи буферных регистров третьей и четвертой групп, четвёртый управл ющий вход устройствас управл ющими входами коммутаторов первой и второй групп (кроме п-го коммутатора первой группы), вход множимого {-го блока вычислени  разр дных значений произведени  соединен с 1-м разр дом входа множимЬго устройства.

На чертеже приведена структурна  схема предлагаемого устройства умножени .

Устройство содержит п блоков1 вычислени  разр дных значений произведени  (п - разр дность множимого), по -п буферных регистров первой 2 второй 3. третьей 4 и четвертой 5 групп, первую 6 и вторую 7 группы по п коммутаторов кажда , входы 8-10 множител , множимого и коррекции устройства соответственно, первый 11, второй 14 и третий 12 и четвертый 13 управл ющие входы устройства,, выход -15 устройства. Вход множител  i-ro блока 1 (1 1,..,.п) соединен с входом 8 множител  устройства, вход множимого - с входом 1-го разр да входа 9 множимого устройства, вход первого слагаемого - с выходом 22 1-го коммутатора 6, вход второго слагаемого с выходом 23 1-го коммутатора 7, выходы 1 б и 17старшего и младшего разр дов Ьгр блока 1 соединены с информационными входами соответственно i-x регистров 2 и 3, выходы 18 и 19 которых соединены с информационными входами соответственно i-x регистров 4и 5 и первыми информационными входами

соответственно i-ro коммутатора 7 и (i-1)-ro коммутатора 6, вторые информационные входы которых соединены соответственно с выходами 20 и 21 l-x регистров 4 и 5, выход 19 первого регистра 3 соединен с выходом 15 устройства и первым информационным входом п-го коммутатора 6, второй информационный вход которого подключен к входу 10 коррекции устройства, первый управл ющий вход 11 которого соединен С входами разрешени  записи регистров 2 и 3, третий управл ющий вход 12 устройства соединен с входами разрешени  записи регистров 4 и 5. четвертый управл ющий вход 13 устройства - с управл ющими входами коммутаторов 6 и 7 (кроме п-го коммутатора 6), второй управл ющий вход 14 устройства с управл ющим входом п-го коммутатора 6. Рассмотрим функциональное назначение и реализацию узлов и блоков.устройства .

Блоки 1 предназначены дл  вычислени  разр дных значений произведени  сомножителей с учетом поступающих на его входы первого и второго слагаемых по формуле

F АВ + С + D, где А, В, С, D - одноразр дные числа.

Блоки 1 могут быть реализованы самыми различными методами и средствами в зависимости от требований к быстродействию , регул рности структуры и т.п., в частности , возможно выполнение в виде ПЗУ (посто нного запоминающего устройства) или в виде комбинационных схем,например в виде  чеистой структуры (фиг.2),

Буферные регистры 2-5 предназначены дл  хранени  формируемых на выходах 16 и 17 блока 1 старших и младших разр дов разр дных произведений. Все они могут быть реализованы на синхронных двухтактных DV-триггерах с входами установки в нулевое состо ние, запись в которые осуществл етс  по синхроимпульсу при наличии разрешающего потенциала на их Vвходах (входах разрешени  записи регистров 2-5). На чертеже условно не показаны цепи синхронизации и установки в нулевое состо ние регистров 2-5 устройства, однако используетс  обща  цепь синхронизации и обща  цепь устанрвки в нулевое состо ние всех регистров.

Коммутаторы 6 и 7 предназначены дл  передачи на входы первого и второго слагаемых соответствующих блоков 1 информации с их первых или вторых информационных входов (выходов 18 и 19 регистров 2 и 3 или выходов 20 и 21 регистров 4 и 5) в зависимости от сигнала на их управл ющих входах. Коммутаторы 6 и 7 могут быть реализованы на элементах 2И-2ИЛ И.

Рассмотрим работу устройства дл  следующих случаев.

I,Умножение п-разр дных сомножителей на устройстве, не имеющем встроенных средств контрол , с организацией контрол  путем повтора каждой микрокоманды и сравнени  результатов вычислений.

II,Умножение п-разр дных сомножителей на устройстве, содержащем встроенные средства контрол , с организацией восстановлени  после сбо  путем повторени  сбойной микрокоманды.

III,Умножение 2п-разр дных сомножителей . .

Устройство работает следующим образом .

В исходном состо нии регистры 2-5 обнулены .

I. Если устройство не имеет встроенных средств контрол  правильности выполнени  операции умножени , то можно организовать контроль функционировани  устройства с использованием имеющейс  в нем аппаратуры следующим способом: кажда  микрокоманда в устройстве повтор етс  дважды, полученные результаты выполнени  микрокоманды сравниваютс  на схеме сравнени , котора  при несовпадении Информации выдает сигнал об ошибке в вычислени х.

Умножение п-разр дных сомножителей в устройстве производитс  за 4п тактов, которые условно можно разделить на 2п циклов такта в каждом. В каждом цикле каждый блок 1 вычисл ет два разр дных произведени  с использованием одноименных разр дов множимого и множител  и одинаковых разр дных слагаемых. При сравнении полученных разр дных произведений схема сравнени  (не показана) выдает сигналы о правильности работы устройства

Перед началом работы устройства на его вход 13 подаетс  сигнал, настраивающий коммутаторы 6 и 7 на передачу информации с выходов 20 и 21 регистров 4 и. 5 на соответствующие входы слагаемых блоков 1. На вход 14 устройства подаетс  сигнал, настраивающий п-й коммутатор 6 на передачу информации с входа 10 коррекции устройства .

В п первых циклов работы устройства на его вход 8 поступает по одному разр ду значени  множител , начина  с младшего разр да. При этом в каждом такте каждого цикла в |-м (I 1 ,...,п) блоке 1 произ водитс  умножение разр да множител , поступающего на его вход множител  с входа 8 устройства, на Ьй разр д множимого, поступающий на его вход множимого с входа

9 множимого устройства и прибавление к младшему разр ду получившегос  при этом произведени  через входы первого и второго слагаемого блока 1 младшего разр да

произведени  (i+1)-ro блока 1, сформированного в предыдущем цикле и храним.ого в (i+1)-M регистре 5, и старшего разр да произведени  1-го блок 1, сформированного в предыдущем цикле и хранимого в 1-м реги0 стре4.,

В конце каждоготакта каждого цикла по сигналу на входе 11 устройства сформированные i-M блоком 1 старший и младший разр ды произведени  сего выходрв 16и 17

5 записываютс  в 1-е регистры, сортветствен-: но2 иЗ. Одновременно с этим по сигналу н,а входе 12 устройства с выходов 18 и 19 регистров 2 и 3 в регистры 4 и 5 переписываетс  информаци , сформированна  блоками 1 в

0 предыдущем такте (дл  первого такта цикла - это разр ды произведени  предыдущего цикла, а во втором такте цикла - разр ды произведени  этого же цикла).

Таким образом, после выполнени  второго такта каждрго цикла в регистрах 2 и 4, а также в регистрах 3 и 5 при правильном функционировании устройства должна хранитьс  одинакова  информаци , поэтому выходы 18 и 20, 19 и 21 регистров 2 и 4, 3 и

0 5 попарно подключаютс  к входам схем сравнени  (не показаны), которые вырабатывают сигналы Об ошибке при несовпадении сравниваемой информации.

После выполнени  п первых циклов на

5 вход 8 множител  устройства поступает нулева  информаци  и далее осуществл етс  еще дополнительно п циклов, в течение которых из устройства выводитс  с соответствующим преобразованием информаци ,

0 хранима  в регистрах 4 и 5 (вывод этой информации также подвергаетс  контролю с помощью схем сравнени ). .

Вывод 2 п-разр дного произведени  сомножителей в устройстве осуществл етс 

5 через его выход 15 по одному разр ду в каждом цикле. В рассмотренном случае на вход 10 коррекции устройства во всех тактах подаетс  нулева  информаци . В тех же случа х , когда требуетс  получить округленное

0 произведение, необходимо в первом цикле работы устройства на его вход 10 подать корректирующую информацию (дл  округлени  2.п-разр Дного произведени  п-разр дных сомножителей, представленных в

5 двоично-кодированной шестнадцатиричной системе счислени  необходимо подать в первом цикле работы на вход 10 двоичный код 1000). Это позвол ет осуществить округление результата без дополнительных временных затрат. Кроме того, вход 10 может быть использован также дд  введени  результирующей коррекции по знакам множимого и множител  в случае умножени  чисел в дополнительном коде. 11. Если устройство содержит встроенные средства непрерывного контрол  его узлов и блоков, которые могут быть выполнен;ы любыми известными способами, например .; дублированием или контролем по модулю (не показаны), то можно организовать восстановление вычислительного процесса после воздействи  сбо  путем повторного выполнени  микрокоманды, приведшей к ошибке результата. Рассмотрим сначала работу устройства без c6oieB. Умножение п-разр дных сомножителей в Зтом случае производитс  за 2.п тактов. Перед началом работы на входы 13 и 14 устройства подаютс  сигналы, настраивающие коммутаторы 6 и 7 на передачу ивфор (уюцйи с их первых информационных входов (входа 1;0 коррекции устройства и выходов 18 и 19 регистров 2 и 3). ; В каждом из п первых тактов работы устройства на его вход 8 поступает по одному-разр ду значение множител , начина  с младшего разр да-. При этом в i-м блоке 1 производитс  умножение разр да множител , поступающего на его вход множител  с входа 8 множител  устройства/на 1-й раз р д множимого, поступающего на его вход множимого с входа 9 множимого устройств а и прибавление к младшему разр ду пол учившегос  при этом произведени  через входы первого и второго слагаемых блока 1 младшего разр да Г1роизведени  (1+1)-го; блока 1, сформированного в предыдущем такте и хранимого в (1+1)-м регистре 3, и старшего разр да произведени  }-го блока 1, сформированного в предыдущем такте и хранимого в 1-м регистре 2, В конце каждого такта по сигналу на: входе 11 устройства сформированные i-м блоком старший и младший разр ды произведени  с его выходов 16 и 17 записываютс  в 1-е регистры 2 и 3 соответственно. Одновременно с этим по сигналу на входе 12 устройства в 1-е регистры 4 и 5 с выходов 18 и 19 1-х регистров 2 переписываютс  соответственно старший и младший разр ды произведени  i-ro блока 1 сформированные 8 предыдущем так;те. Таким образом, после окончани  каждого такта в регистрах 2 и 3 хранитс  информаци , полученна  в насто щем такте, а в регистрах 4 и 5 - информаци , полученна  в предыдущем такте работы устройства. После выполнени  п первых тактов на вход 8 множител  устройства поступает ну лева  информаци  и далее осуществл етс  еще дополнительно п тактов, в течение которых из устройства выводитс  с соответствующим преобразованием информаци , хранима  в регистрах 2 и 3, причем процесс сохранени  в каждом такте в регистрах 4 и 5 информации о результатах вычислений предыдущего .такта продолжает осуществл тьс  до завершени  работы устройства. Вывод2п-разр дногорезультата произведени  сомножителей в устройстве осуществл етс  через его выход 15 по одному разр ду в каждом такте его работы. Как и в описанном первом случае работы устройства , вход 10 коррекции устройства может быть использован дл  округлени  результата и дл  введени  коррекции по знакам множимого и множител  в случае умножени  чисел в дополнительном коде. Теперь рассмотрим работу устройства при обнаружении ошибки схемами встроенного контрол . При получении сигнала ошибки в устройстве организуетс  повторное выполнение такта, в котором произошла ошибка (предполагаетс , что схемы встроенного контрол  обнаруживают ошибки , возникшие в такте, предшествующем выполн емому такту). Дл  этого на вход 13 устройства подаетс  сигнал, настраивающий коммутаторы 6 и 7 на передачу информации с выходов 20 и 21 регистров 4 и 5 на входы слагаемых соответствующих блоков 1, а на вход 8 множител  устройства подаетс  разр д множител , который участвовал в. предыдущем такте. Таким образом, на всех входах блоков 1 восстанавливаетс  информаци , аналогична  той, что присутствует на этих входах перед началом предыдущего такта, в котором возникла ошибка. . Далее выполн етс  такт повторного вычислени  блоками 1 разр дных произведений с записью результатов по сигналу на входе 11 устройства в регистры 2 иЗ, однако в конце этого такта на вход 12 устройства сигнал разрешени  записи в регистры 4 и5 не подаетс  и в этих регистрах сохран етс  стара  информаци  (о такте, предшествующем ошибочному). Если после этого дополнительного повторного такта вновь схемами встроенного контрол  была обнаружена ошибка, то выполн етс  еще одна попытка повторени  с использованием информации, сохран емой в регистрах 4 и 5. Путем установлени  предела количества попыток повторени  можно определить переход устройства из состо ни  сбо  в состо ние отказа, при котором производитс  остановка вычислений. Если после повторного выполнени , микрокоманды ошибка не обнаружена, то

производитс  возврат к нормальной конфигурации устройства. Дл  этого на его вход 13 подаетс  сигнал, настраивающий коммутаторы 6 и 7 на передачу информации с их первых информационных входов (выходов 18 и 19 регистров 2 и 3). на вход 8 устройства подаетс  очередной разр д множител  и в последующих тактах под управлением сигналов на входе 12 устройства разрешаетс  перезапись информации из регистров 2 и 3 в регистры 4 и 5, сохран   таким образом информацию о предыдущих тактах.

III. Вычисление на устройстве произведени  2п-разр дных сомножителей производитс  по следующему алгоритму: поочередно выполн етс  умножение соответствующего разр да множител  на младшие п разр дов множимого и на старшие п разр дов множимого с записью этих произведений в двухразр дном коде в две пары групп буферных регистров 2, 3 и 4, 5, т.е. одновременно сохран ютс  две суммы частичных произведений, поочередно участвующие в процессе вычислений.

Умножение 2п-разр дных сомножителей в устройстве выполн етс  за 7п тактов, а первых 4п из которых производитс  собственно перемножение разр дов множимого и множител  и вывод 2п младших разр дов результата, а в оставшихс  Зп тактов осуществл етс  вывод из устройства 2п старших разр дов произведений сомножи гелей.

Таким образом, весь процесс умножени  2П:разр дных сомножителей можно разделить на два этапа: первый этап включает 4п тактов и второй этап включает Зп тактов работы устройства.

Перед началом раВоты на вход 13 устройства подаетс  сигнал, настраивающий коммутаторы б и 7 (кроме п-го коммутатора 6) на Передачу информации с их вторых информационных входов (выходов 20 и 21 регистров 4 и 5).

Первый этап работы устройства (первые 4п тактов) можно условно разбить на 2п циклов по два такта в каждом, причем в каждом цикле на вход 8 устройства поступает по одному разр ду значение множител , начина  с младшего разр да. В первых тактах циклов вычисл етс  сумма частичных произведений разр дов множител  на младшие п разр дов множимого с подсуммировгнием через вход первого слагаемого п-го блока 1 соответствующих разр дов суммы частичных произведений разр дов множител  на старшие п разр дов множимого, котора  вычисл етс  во вторых тактах циклов , т.е. в. первом такте каждого цикла на вход 14 устройства подаетс  сигнал, настраивающий п-й коммутатор 6 на передачу информации с выхода 19 первого регистра 3 на вход первого слагаемого п-го блока 1, на вход 9 множимого устройства поступают

младшие п разр дов множимого. При этом в 1-м блоке 1 производитс  умножение соответствующего разр да множител , поступающего на его вход множител  с входа 8 множител  устройства, на 1-й разр д множимого , поступающего на его вход множимого с входа 9 множимого устройства и прибавление к младшему разр ду получившегос  при этом произведени  черезвходы первого и второго слагаемого блока 1 младшего

разр да произведени  (+1}-го блока Т, сформированного в первом такте предыдущего цикла и хранимого в (1+1)-м регистре 5 истаршего разр да произведени  1-го блока 1, сформированного в первом такте предыдущего цикла и хранимого в 1-м регистре 4 (дл  п-го блока 1 через вход первого слагаемого прибавл етс  соответствующий раз р д суммы частичных :произведений разр дов множител  на старшие п разр дов

множимого, сформированный во втором такте предыдущего цикла и хранимый в первом регистре 3).

В конце первого такта каждого цикла по

сигналу на входе 12 устройства содержимое 1-х регистров 2 и 3 переписываетс  в 1-е регистры 4 и 5, а по сигналу на входе 11 устройства сформированные 1-м блоком 1 старший и младший разр ды произведени 

с его выходов 16 и 17 записываютс  в 1-е регистры 2 и 3.

Во втором такте каждого цикла на вход 14 устройства подаетс  сигнал, настраивающий п-й коммутатор 6 на передачу информации с входа ТО коррекции устройства (на котором присутствует нулева  информаци ) на вход первого слагаемого блока 1. на вход 9 множимого устройства поступают старшие п разр дов множимого, при этом в

1-м блоке 1 производитс  умножение соответствующего разр да множител  (того же, что и в первом такте этого цикла), поступающего; с входа 8 устройства, на )-й разр д множимого, поступающего с входа 9

множимого устройства и прибавление к младшему разр ду получившегос  при этом произведени  соответствующих разр дных слагаемых, сформированных во втором такте предыдущего цикла и хранимых в буферных регистрах 4 и 5. В конце второго такта каждого цикла по сигналу на входе 11 устройства сформированные 1-м блоком 1 старший и младший разр ды произведени  с его выходов 16 и 17 записываютс  в 1-е регистры 2 и 3. Кроме того, в конце второго такта по сигналу на входе 12 устройства производитс  перезапись разр дов произведени , сформированного в предыдущем такте, из регистров 2 и 3 в регистры 4 и 5. Этим обеспечиваетс  задержка в поступлении йнфорлчации на входы слагаемых блоков 1 на два такта (один цикл). Посде выполнени  4п первых тактов на вход 8 устройства поступает нулева  информаци  и далее осуществл етс  еще Зп такто В:, в течение которых производитс  преобразование информации, хран щейс  в регистрах:2 и 3,4 и 5, причем первые 2п из Зп тактов выполн ютс  аналогично nepBoiMy этапу устройства (можно также разделить условно на п циклов по два такта в каждом цикле). После завершени  6п .тактов работы устройства выполн етс  еще один такт, в течение которого информаци  из регистров 4 и 5 с соответствующим преобразованием переписываетс  в регистры 2: и 3 и, таким образом, только в этих регистрах хранитс  информаци , необходима  дл  формировани  старших п разр дов резуль тата перемножени  сомножителей (в то врем / как в регистрах 4 и 5 полезной информации нет), :пОзтому после (бп+1)-го такта работы устройства на его вход 13 подаетс  сигнал, настраивающий коммутаторы6 и 7 на передачу информации с выходов 18 и 19 регистров 2 и 3 на входы слагаемых блоков 1, и далее осуществл ютс  еще (п-1) TiaKTOB, в течение которых из устройства выводитс  с соответствующим преобразованием информаци , хранима  в регистрах 2 и3.-;.;Л.„;:-. . : . :; :. Вывод 4п-разр дного произведени  сомножителей в устройстве производитс  через его выход 15 по одному разр ду в каждом первом такте циклов первого и второго этапов работы уст ойства (младшие Зп ра(зр дов произведени ), а также по одному разр ду в каждом; из п последних тактов (старшие п разр дов произведени ),: Таким образом, предлагаемое устройство умножени  позвол ет повысить достоверность получаемого результата за счет обеспечени  контрол  функционировани  узлов и блоков устройства (при отсутствии встроенных средств контрол ) путем двукратного выполнени  каждой микpo кoMaнды со сравнением результатов вычислений, или за счет организации восстановлени  вычислительного процесса после возникновени  сбоев (при наличии встроеийых средств контрол ) путем повторного выполнеечйЯмЙЕсрокоманды ,при реализации которой обйзружена ошибка, а также позвол ет 1 аеширите функциональные возможности устройства за счет вычислени  на нем произведени  2п-разр дных сомножителей. Дополнительные аппаратурные затраты при этом незначительны, так как практически эквивалентны буферным регистрам 2 и 3. . ; ; ,;,:. . . : . :. ; Устройство имеет регул рную структуру и при объединении блоков вычислени  разр дных значений произведени , соответствующих им буферных регистров и коммутаторов в операционные модули удобно дл  изготовлени  с применением БИС и СБИС.- ;: Ф о р м у л а и 3 о б р е т е н и   Устройство дл  умножени , содержащее п блоков вычислени  разр дных значений произведени  (п - разр дность множимого), первую и вторую группы по п буферных регистров и первую группу из п коммутаторов, причем входы множител  п блоков .вычислени  разр дных значений произведени  соединены с входом множител  устройства, выходы старшего и младшего разр дов 1-го блока вычислени  разр дных значений произведени  соединены соответственно с информационными входами i-x буферных регистров первой и второй групп (1 « 1,...,п), вход первого буферного регистра второй группы соединен с выходом устройства, первый управл ющий вход которого соединен с входами записи буферных регистров первой и второй групп, второй управл ющий вход устройства соединен с управл ющим входом п-го комМутатора первой труппы, о т л и ч а ю Ще ее   тем, что, с целью повышени  достоверности получаемого результата и расширени  функциональных возможностей за счет умножени  2п-разр дных сомножителей, в него введены треть  и четверта  группы по п буферных регистров и втора  группа из п коммутаторов , причем входы первого и второго слагаемых 1-го блока вычислени  разр дных значений произведени  соединены срответственно с выходами i-x коммутаторов первой и второй групп, выход 1-го буферного регистра первой группы соединён с информационным входом 1-го буферного регистра третьей группы и первым информационным входом i-ro коммутатора второй группы, второй информационный вход которого соединен с выходом i-ro буферного регистра третьей группы, выход буферного регистра второй группы соединен с информационным входом i-ro буферного регистра четвертой группы, выход |-го буферного регистра второй группы соединен с первым информационным входомО-Т)-го коммутатора первой группы (1 2,...,п), второй информационный вход которого соединен с

выходом j-го буферного регистра четвертой группы, выход первого буферного регистра второй группы соединен с первым информационным входом п-го коммутатора первой группы, второй информационный вход которого подключен к входу коррекции устройства , третий управл ющий вход которого соединен с входами записи буферных регистров третьей и четвертой групп, четвертый управл ющий вход устройства соединен с управл ющими входами коммутаторов первой и второй групп кроме п-го коммутатора первой группы, вход множимого 1-го блока вычислени  разр дных значений произведени  соединен с входом 1-го разр да множимого устройства.

Claims (1)

1. Формула изобретения . Устройство для умножения, содержащее η блоков вычисления разрядных значений произведения (п - разрядность множимого), первую и вторую группы по η буферных регистров и первую группу из η коммутаторов, причем входы множителя η блоков вычисления разрядных значений произведения соединены с входом множителя устройства, выходы старшего и младшего разрядов i-ro блока вычисления разрядных значений произведения соединены соответственно с информационными входами 1-х буферных регистров первой и второй групп (ί = 1,....п), вход первого буферного регистра второй группы соединен с выходом устройства, первый управляющий вход которого соединен с входами записи буферных регистров первой и второй групп, второй управляющий вход устройства соединен с управляющим входом η-го коммутатора первойтруппы, о т л и ч а ю щ е е с я тем, что, с целью повышения достоверности получаемого результата и расширения функциональных возможностей за счет умножения 2п-разрядных сомножителей, в него введены третья и четвертая группы по η бу- ферных регистров и вторая группа из η коммутаторов, причем входы первого и второго слагаемых ί-го блока вычисления разрядных значений произведения соединены соответственно с выходами i-x коммутаторов первой и второй групп, выход i-ro буферного регистра первой группы соединён с информационным входом Ι-го буферного регистра третьей группы и первым информационным входом i-ro коммутатора второй группы, второй информационный вход которого соединен с выходом ί-го буферного регистра третьей группы, выход i-ro буферного регистра второй группы соединен с информационным входом i-ro буферного регистра четвертой группы, выход j-ro буферного регистра второй группы соединен с первым информационным входом (j-ΐ)-го коммутатора первой группы (j = 2,...,п), второй информационный вход которого соединен с выходом j-ro буферного регистра четвертой группы, выход первого буферного регистра второй группы соединен с первым информационным входом η-го коммутатора первой группы, второй информационный вход кото- 5 рого подключен к входу коррекции устройства. третий управляющий вход которого соединен с входами записи буферных реги стров третьей и четвертой групп, четвертый управляющий вход устройства соединен с управляющими входами коммутаторов первой и второй групп кроме η-го коммутатора первой группы, вход множимого ί-го блока вычисления разрядных значений произведения соединен с входом I-ro разряда множимого устройства.