SU1635176A1 - Устройство дл умножени - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано при разработке быстродействующих устройств умножени  чисел, удобных дл  изготовлени  с применением БИС. Сомножители могут быть представлены в любой позиционной системе счислени . Целью изобретени   вл етс  повышение быстродействи . Введение в устройство, содержащее peiистр 1 множимого, первую группу блоков 2 вычислени  разр дных значений произведени , первую и вторую группы буферных регистров 4 и 5, второй группы 3 вычислени  разр дных значений произведени , третьей и четвертой групп буферных регистров 6 и 7, регистра 9 задержки, коммутаторов 8 и сумматора 10, дает возможность обрабатывать в одном такте два разр да множител  без увеличени  длительности такта. 1 ил. (П

Description

входов (дл  1-го коммутатора 8 - с вы-jg ми блоками 3. В результате в устрой

хода 1-го разр да регистра 1 на вход множимого блока 2, а дл  (п+1)-го коммутаторах 8 - с выхода переноса блока 3 п/2+1 на вход переноса блока 3- п/2+2).

Умножение в устройстве осуществл етс  за (п/2+2) тактов, причем в первых п/2 тактов производитс  параллельное вычисление частичных произведений множимого на п/2 младших и п/2 старших разр дов множител , в (п/2 + +1)-м такте эти частичные произведени  привод тс  к однор дному коду (разр ды этих частичных произведений хран тс  только в регистрах 5 и 7, а в регистрах 4 и 6 хранитс  нулева  информаци ), и в (п/2+2)-м такте рав- новесовые разр ды частичных произведений суммируютс  и формируетс  окончательный результат.

В каждом из п/2 первых тактов работы устройства на его вход 13 поступает по одному разр ду из п/2 младших разр дов множител , начина  с первого (самого младшего) разр да, одновременно с этим на вход 14 устройства поступает п/2 старших разр дов множител , начина  с (п/2+1)-го разр да. При этом в каждом блоке 2( (З,1) производитс  умножение 1-го разр да множимого, поступающего на его вход множимого с выхода 1-го коммутатора 8 (с выхода 1-го разр да регистфа 1), на разр д множител , поступа- Д5 да (i+1)-ro регистра 5, и равновесоющего на его вход множител  с входа 13 (14) устройства, и прибавление к младшему разр ду получившегос  при этом произведени  через входы второго и первого слагаемых блока 2,;(3) младгаего разр да произведени  ьдока 2 ц (3 {+.), сформированного в предыдущем такте и хранимого в (1+1)-м регистре 5 (7), и старшего разр да произведени  блока 2j (3j) , сформиро- ванного в предыдущем такте и хранимого в i-м регистре 4 (6), Сформированные старший и младший разр ды про

изведени  блока 2 { (3) с его выходов

5

стве образуютс  две цепи последовательно соединенных блоков блоков 2 и 3, работающие автономно и в течение (п/2+1)-го такта работы устройства в 5 каждом блоке 2$ (3}) производитс  сложение информации из соответствующих регистров 4 и 5 (6 и 7), а также прибавление значени  переноса, формируемого в (п/2+1)-м такте на выходе переноса блока 2 ;, (3,(). Таким образом , после завершени  переходного процесса два частичных произведени  из двухр дного кода преобразуютс  в однор дный и с выходов младших разр дов блоков 2 (3 ) разр ды этих произведений записываютс  в соответствующие регистры 5 (7).

После выполнени  (п/2+1)-го такта работы устройства на вход 13 устройства подаетс  значение кода единицы в данной системе счислени  (на входе 14 устройства по-прежнему нулева  информаци ), на вход 16 устройства подаетс  потенциал, настраивающий коммутаторы 8 на передачу информации со своего второго информационного входа, т.е. с выходов регистров 7, регистра Уне выхода переноса блока 2п.

В течение (п/2+2)-го такта работы устройства в блоке 2 производитс  суммирование (n/2+i+1)-го разр да частичного произведени  множимого на младшие разр ды (множител , поступающего на его вход второго слагаемого с выхо0

5

0

е

вого частичного произведени  множимого на старшие разр ды множител , поступающего на его вход множимого с выхода 21 1-го коммутатора 8 и умножен- 0 него на единицу, поступающую на вход множител  блока 21 с входа 13 устройства . Сумматор 10 производит суммирование (п/2+1)-го разр да одного частичного произведени , поступающего на его вход первого слагаемого с выхода первого регистра 5 и первого разр да другого частичного произведени , поступающего на его вход второго слагаемого с выхода первого разр да регистра 9, возникающий перенос поступает на вход переноса блока 2 и далее передаетс  между блоками 2, а с выхода переноса блока 2,„ через (пН)-й коммутатор 8 поступает на вход переноса 3П|г+2 блока и передаетс  между оставшимис  блоками 3. После завершени  переходного процесса разр ды окончательного результата, формируемые на выходах младших разр дов блоков 2 и 3, записываютс  в соответствующие регистры 5 и 7.

Следует отметить, что вывод в устройстве (п/2+1) - младших разр дов результата осуществл етс  через его гторой выход 20 в последовательном коде (по одному разр ду в каждом из (и/2-Й) первых тактов), а вывод ос- тильнпх (Зп/2--1) старинх разр дов р jyjiiTaTa - после завершени  (п/2+ +2)-го такта через первый выход 19 устройства в параллельном коде.

В рассмотренном случае на входы 1 и 12 коррекции и вход 17 переноса устройства во всех тактах работы полютс  нулева  информтци . В тех ке случа х, когда требуетс  получит, округленное значение произведени , необходимо в первом такте работы уст- l- сйства на его нход 11 подать определенное рначенне информации (дл  двоично-кодированного тестнадцатерично- го представлени  сомножителей на вход 11 устройства в первом такте его ра- ооты необходимо подать код 1000). Это позвол ет осуществл ть округление результата без дополнительных временных затрат. Входы 11 и 12 устройства могут быть использованы также дл  введени  коррекций по знакам множимого и множител  в случае умножени  чисел в дополнительном коде. Кроме того,через входы tl, 12 и 17 можно осуществл ть подсуммирование в про цессе работы любой информации, необходимой в каждом конкретном случае без дополнительных временных затрат.

Следует особо отметить, что предлагаемый путь повышени  быстродейст- ви  устройства за счет обработки в одном такте двух разр дов множител  можно распространить и на большее количество одновременно обрабатываемых разр дов. Конечно, така  реализаци  будет приводить к значительным аппаратурным затратам, но в некоторых применени х это вполне оправдано.

Устройство состоит из однотипных узлов и блоков, которые можно эффективно объединить в операционные модули , что особенно важно при разработке современных наращиваемых микропроцессорных устройств на БИС.

Claims (1)

1. Формула изобретени 

   Устройство дл  умножени , содержащее регистр множимого, первую группу из п блоков вычислени  разр дных значений произведени , гСервую и вторую группы no п буферных регистров (п - разр дность сомножителей), причем вход множител  1-го блока вычислени  разр дных значений произведени  первой группы (i 1,„..,п) соединен с входом младших разр дов множител  устройства, первый управл ющий вход которого соединен с входом разрешени  переноса каждого 1-го блока вычислени  разр дных значений произведени  первой группы, входы первого и второго слагаемых которого соединены соответственно с выходом 1-го буферного регистра первой группы и выходом (i-4)-ro буферного регистра второй группы, вход переноса j-ro блока вычислени  разр дных значений произведени  первой группы (,,..,n соединен соответственно с выходом переноса (j-l)-ro блока вычислени  разр дных значений произведени  первой группы, выходы старшего и младшего разр дов каждого 1-го блока вычислени  разр дных значений произведени  соединены соответственно с входами i-x буферных регистров первой и второй групп, выходы буферных регистров второй группы соединены с первым выходом устройства, первый вход коррекции которого соединен с входом второ- го слагаемого n-го блока вычислени  разр дных значений произведени  первой группы, отличающеес  тем, что, с целью повышени  быстродействи , в него введены втора  группа из п блоков вычислени  разр дных значений произведени , треть  и четверта  группа по п буферных регистров , п-Н коммутаторов, регистр задержки и сумматор, причем первый информационный вход 1-го коммутатора -:о единен соответственно с выходом 1-го разр да регистра множимого и входом множимого 1-го блока вычислени  разр дных значений произведени  второй

   группы, вход множител  которого соединен с входом старших разр дов множител  устройства, первый управл ющий вход которого соединен с входом разрешени  переноса каждого 1-го блока вычислени  разр дных значений произведени  второй группы, входы первого и второго слагаемых которых соединены соответственно с выходом 1-го буферного регистра третьей группы и выходом (i+1)-ro буферного регистра четвертой группы, выходы старшего и младшего разр дов 1-го блока вычислени  разр дных значений произведени  второй группы соединены соответственно с входами i-x буферных регистров третьей и четвертой групп, вход переноса j-ro блока вычислени  разр дных значений произведени  второй группы, кроме (п/2+2)-го блока, соединен соответственно с выходом переноса (i-1) го блока вычислени  разр дных значений произведени  второй группы, вход переноса первого блока вычислени  разр д- ных значений произведени  второй группы соединен с входом переноса устройства , выход переноса которого соединен с выходом переноса n-го блока вычислени  разр дных значений произве- дени  второй группы, вход второго слагаемого которого соединен с вторым входом коррекции устройства, вход переноса (п/2+2)-го блока вычислени  разр дных значений произведени  второй группы соединен с выходом (п+1)- го коммутатора, первый и второй ин

   0

   5

   5 0

   0

   5

   формационные входы которого соединены соответственно с выходом переноса (п/2+1)-го блока вычислени  разр дных значений произведени  второй группы и выходом переноса n-го блока вычислени  разр дных значений произведении первой группы, а управл ющий вход - с вторым управл ющим входом устройства и управл ющим входом 1-х коммутаторов, выход К-го буферного регистра четвертой группы (,...,п/2+1) соединен соответственно с вторым информационным входом (п/2+К-1)-го коммутатора, выход е-го буферного регистра четвертой группы (е п/2+2,...,п) соединен с первым выходом устройства, второй выход которого соединен с выходом суммы сумматора, входы первого и второго слагаемых которого соединены соответственно с выходом первого разр да регистра задержки и выходом первого буферного регистра второй группы, а выход переноса - с входом переноса первого блока вычислени  разр дных значений произведени  первой группы, вход множимого 1-го блока вычислени  разр дных значений произведени  первой группы соединен соответственно с выходом 1-го коммутатора, второй информационный вход ш-го коммутатора (,...,п/2-1) соединен соответственно с выходом (m+t)-ro разр да регистра задержки, вход п/2-го разр да которого соединен с выходом первого буферного регистра четвертой группы.