SU1531089A1

SU1531089A1 - Операционное арифметическое устройство

Info

Publication number: SU1531089A1
Application number: SU884401408A
Authority: SU
Inventors: Владимир Михайлович Михайлов; Ярослав Евставьевич Визор; Александр Петрович Леонтьев; Валерий Дмитриевич Троц
Original assignee: Институт кибернетики им.В.М.Глушкова
Priority date: 1988-04-01
Filing date: 1988-04-01
Publication date: 1989-12-23

Abstract

Изобретение относитс к вычислительной технике и может быть использовано при реализации технических средств вычислительной техники и дискретной автоматики. Цель изобретени - расширение функциональных возможностей устройства за счет выполнени операции подсчета количества единиц во входном M - разр дном двоичном коде. Устройство содержит накапливающий сумматор - вычитатель 1, включающий N входных формирователей 2, N входных регистров 3, комбинационный сумматор 4 и регистр 5 результата, соединенные между собой функционально, а также два мультиплексора 6, 7, N входных информационных каналов 8 и выход 9 устройства. 1 ил.

Description

сд

00

со

Изобретение относитс к вычислительной технике и может быть использовано при реализации технических средств вычислительной техники и дис- кретной автоматики.

Целью изобретени вл етс расширение функциональных возможностей устройства за счет выполнени операции подсчета количества единиц во входном т-разр диом двоичном коде.

На чертеже представлена функциональна схема операционного арифметического устройства.

Устройство содержит накаппивающий сумматор-вычитатель 1, включающий п входных формирователей 2, п входных регистров 3, комбинационный сумматор 4 и регистр 5 результата, соединенные между собой функционально, а так- же первый 6 и второй 7 мультиплексоры , п входных информационных каналов 8 и выход 9 устройства, соединенные между собой функционально.

Устройство работает следующим об- разом.

Дл выполнени операции суммировани -вычитани пт-разр дных чисел, поступающих по п входным информационным каналам 8, их двоичные коды поступают на п-входовой т-разр дный сумматор 4 с выходов п входных регистров 3. Двоичный код формируетс на входных формировател х 2 следующим образом.

На (т-1) входных разр дов формировател 2i код поступает с выхода первого мультиплексора 6, на входы второй группы которого информаци поступает с (га-1) разр дов входного ин формационного канала 8(.

На (т-1) входных разр дов формирователей 2..,2 коды поступают непосредственно с (т-1) разр дов входных информационных каналов 8...8р.

На т-е разр ды формирователей 2,.. .2 у, информаци младпшх разр дов входных двоичных кодов поступает с т-х разр дов входных информационных каналов 8...8п через вторую группу входов второго yльтиплeкcopa 7.

Сформированные на входных формировател х 2 двоичные коды записываютс во входные регистры 3, после чего производитс операци сложени или вычитани на сумматоре 4, результат которой поступает на регистр 5 результата и далее на выход 9 устройства .

5 0

5

Q

„

5

Q

5

Подсчет количества единиц в двоичном коде осуществл етс только над кодами, поступающими по первому информационному каналу 8| , информаци на других каналах 8...8fl отсутствует . При этом двоичный код формируетс на входных формировател х 2 следующим образом.

На (т-1) входы входного формировател 2/ поступает сигнал с уровнем Лог.О через первые входы первого мультиплексора 6.

На (т-1) входах входных формирователей 2j...2, подключенных к информационным каналам 8|2...8, информаци отсутствует, т.е. на них находитс уровень Лог. О.

На т-е входы входных формирователей 2,. .. 2 г, через первые входы второго мультиплексора 7,... 7 поступает код с первого информационного канала 8( .

Таким образом, после записи во входные регистры 3 их содержимое можно представить в виде нулей в (m-l)-x разр дах, а в га-м, младшем разр де -- 1 или О соответственно поступившему коду. Например, при входном коде 1011 содержимое входных регистров 3 соответственно будет 0001, 0000, 0001 и 0001.

После чего содержимое всех входных регистров 3 суммируетс на сумматоре 4, результат записываетс в регистр 5 результата и поступает на выход 9 устройства.

Таким образом, за один цикл, рав- ньй времени суммировани , предлагаемое устройство позвол ет- получить код, соответствующий количеству единиц в двоичном коде, поступившем на первый информационный канал.

По сравнению с известными устройствами дл подсчета количества единиц в довичном коде предлагаемое обладает значительно меньшими аппаратурными затратами, меньшим количеством св зей и более высоким быстродействием.

Claims

Формула изобретени

Операционное арифметическое устройство , содержащее накапливающий с:/м- матор-вычитатель, включающий п входных формирователей, п входных регистров (п - число операндов), комбинаци онный сумматор и регистр результата, выход которого вл етс выходом устройства , вход регистра результата со515

единен с выходом комбинационного сумматора , п групп т-разр дных входов которого соединены соответственно с разр дными выходами п входных регистров , га-разр дные входы каждого из которых соединены с разр дными выходами п соответствующих входных формирователей , m-l разр дов информационных входов каждого входного формировател с второго по п-й соединены соответственно с (m-l) разр дов каж- дого из входных информационных каналов с второго по п-й устройства, о т- личаюцеес тем, что, с целью расширени функциональных возможностей за счет выполнени операции подсчета количества единиц во входном т-разр дном двоичном коде, в него введены первый и второй мультиплексоры , причем (т-1) разр дов

9

входа первого входного формировател соединены соответственно с (т-1) информационными выходами первого мультиплексора , входы первой группы которого соединены с шиной логического нул , а (т-1) разр дов входов второй группы первого мультиплексора соединены соответственно с (т-1) разр дами первого входного информационного канала устройства, т-е разр ды входов п входных формирователей соединены соответственно с п выходами второго мультиплексора, входы первой групгы которого соединены соответственно с (т-1) разр дами первого входного информационного канала, а входы второй группы второго мультиплексора соединены соответственно с т-ми разр дами п входных информационных каналов устройства.