SU1716609A1

SU1716609A1 - Кодирующее устройство кода Рида-Соломона

Info

Publication number: SU1716609A1
Application number: SU894702292A
Authority: SU
Inventors: Галина Петровна Брызгина; Александр Васильевич Буданов; Олег Станиславович Когновицкий
Original assignee: Ленинградский Электротехнический Институт Связи Им.Проф.М.А.Бонч-Бруевича
Priority date: 1989-06-06
Filing date: 1989-06-06
Publication date: 1992-02-28

Abstract

Изобретение может быть использовано в системах передачи и обработки цифровой информации, где возможно возникновение ошибок. Целью изобретени вл етс упрощение устройства, повышение быстродействи . Устройство содержит п-k матричных умножителей 3-6, регистры 1, сумматоры 2, блоки управл емых инверторов 8 и блок 9 определени четности. В результате введени бликов управл емых инверторов и блока определени четности по вл етс возможность значительного уменьшени количества сумматоров в схемах матричных умножителей. 1 ил.

Description

(Л

С

( IO

iO

ю

Изобретение относитс к электросв зи и вычислительной технике Сможет быть использовано дл помехоустойчивого кодировани в каналах цифровых систем св зи и обеспечивает упрощение схемы кодирующего устройства и повышение быстродействи .

Как известно, схема кодирующего устройства упом нутого выше кода Рида-Соломона содержит регистры, сумматоры, матричные умножители, вход устройства и восьмиразр дные шины.

Кодирующее устройство работает следующим образом. Первый информационный байт поступает на вход устройства и далее через сумматор на верхнюю шину устройства без изменени , так как исходное состо ние всех резисторов - нулевое. В матричных умножител х происходит умножение на соответствующую матрицу. Результат умножени запоминаетс в регистрах . При записи в регистры результатов с выходов умножителей они предварительно складываютс в сумматорах с предыдущими состо ни ми регистров (т.е. состо ними, наступившими после обработки предыдущего байта). Затем на кодирующее устройство поступает следующий байт, который в сумматоре складываетс с состо нием регистра и результаты поступают на верхнюю шину, где после умножени в матричных умножител х и сложени результатов умножени с предыдущими состо ни ми регистров , записываютс в регистры, кроме результата на выходе первого умножител , который сразу записываетс в первый регистр .

После обработки последнего информационного байта в четырех регистрах окажутс сформированные проверочные байты.

Недостаток классического варианта схемы матричного умножени заключаетс в необходимости выполнени значительного числа операций суммировани по модулю два, что приводит к усложнению схем матричного умножител и снижению быстродействи всего устройства.

Цель изобретени - упрощение устройства и повышение быстродействи за счет уменьшени числа операций суммировани в матричных умножител х.

Дл достижени поставленной цели в схему кодирующего устройства, содержащую n-К матричных умножителей , регистров и суматоров, где к - число информационных байт, п - общее число байт, выходы регистров с первого по (п-К)- ый подключены к первым входам одноименных сумматоров, выходы первого (п-Ы)-ого сумматоров подключены соответственно к входам второго (n-k)-oro регистров, входы (п-к)-ого сумматора вл ютс соответственно входами устройства, а вторые входы подключены к входам матричных умножителей, выходы первого матричного умножител подключены к входам первого регистра, введены блок определени четности и первый (п-к-1)-ый блоки управл емых инверторов , выходы которых подключены соответственно к вторым входам одноименных сумматоров, входы и выходы блока определени четности подключены

соответственно к выходам (n-k)-oro суммато ра и первым входам первого - (n-k-l)-oro блоков управл емых инверторов, вторые входы которых подключены к выходам соответственно второго - (n-k)-oro матричных умножителей , а структура матричных умножителей упрощена за счет инвертировани входного сигнала, при нечетности ко- личес ва в нем единиц, в тех столбцах матрицы, где количество единичных сигналов больше количества нулевых.

Обоснованием предложенного решени вл ютс следующие теоретические предпосылки.

Предположим, инвертируетс вс матрица Fj. Тогда очевидно, что FJ IФ Fj, где I - квадратна матрица того же пор дка , что и F. состо ща целиком из единиц . Умножив входной вектор (373635343.3.323130) на инвертированною

матрицу F получим (a7a635a4a3a2aiao)FJ - (3736353433323130) (a a6353433323l3o)F4.

Таким образом, к кэждому элементу

вектор-строки, полученной от умножени

исходного бэйтэ нэ матрицу F будет добэвлена сумма элементов исходного байта по

7

модулю два, т.е. Ј ai(mod 2). Отсюда слеi о

дует, что если единиц в исходном бэй45

те четное, то имеем

(373635343332313o)F (3736353433323130) F ,

т.е., в этом случэе приумножении нз инвер- тированную матрицу FJ получили тот же ре зультат, что и при умножении на мзтрицу FJ без инверсии.

Если же число единиц исходного байта (3736353433323130) нечетное, то к кэждому элементу вектор-строки (а73ба534Эза2Э1ао) F будет добэвленэ единица по модулю два, т.е. в этом случае результат умножени на инвертированную матрицу FJ будет инвер- тировзн. Дл восстановлени результата умножени входного байта на матрицу F

полученный результат необходимо инвертировать .

Аналогично доказываетс и умножение на матрицу F, в которой инвертируютс не. все столбцы матрицы F, а выборочно. При этом в матрице 1 единичными будут только те столбцы, которые инвертируютс .

Таким образом, предложенное решение позвол ет существенно сократить количество сумматоров по модулю два в умножител х, а значит, упростить схему и повысить быртродействие.

Структурна схема предлагаемого кодирующего устройства представлена на фиг. 1 и содержит n-k регистров 1, n-k сумматоров 2 и n-k матричных умножителей 3- 6, причем вход устройства 7 соединен с первым входом первого сумматора 2, выход которого подключен к входам матричных умножителей 3-6 выход первого матричного умножител 3 соединен с входом первого регистра 1, входы остальных регистров 1 соединены с выходами сумматоров 2 (за исключением первого сумматора), а выходы всех регистров со вторыми входами всех сумматоров; к выходу первого сумматора 2 подключен вход введенного блока 9, выход упом нутого блока соединен с первыми входами введенных блоков инверторов 8,. вторые входы которых подключены к выходам матричных умножителей 4-6, а выходы блоков 10 соединены с первыми входами остальных сумматоров 2 (за исключением первого сумматора 2).

Схема за вленного устройства работает следующим образом.

Первый информационный байт поступает на вход устройства 7 и далее через первый сумматор 2 на шину без изменени , так как исходное состо ние всех регистров 1 - нулевое. В1 матричных умножител х 3-6 происходит умножение на соответствующие матрицы с учетом инверсии некоторых столбцов, что уменьшает число операций суммировани и повышает быстродействие устройства. Одновременно блок определени четности 9 дает сигнал на блоки инверторов , которые пропускают полученный результат умножени на входы остальных сумматоров 2 без изменени в обрабатываемом байте, если число единиц четное или с инверсией отдельных разр дов (если число единиц нечетное). Результат умножени запоминаетс в регистрах 1. При записи в регистры 1, кроме первого, результатов с выходов блоков инверторов 8 они предварительно складываютс в сумматорах 2 с предыдущими состо ни ми регистров 1 (т.е.

состо ни ми, наступившими после обработки предыдущего байта).

В первый регистр 1 результаты умножени в умножителе 3 записываютс непосредстзенно , без. суммировани . Затем на кодирующее устройство поступает следующий байт, который в первом сумматоре 2 складываетс с состо нием последнего регистра 1 и результат поступает на шину, где

после умножени в матричных умножител х 3-6 и прохождени через блоки инверторов 8 и сложени полученных результатов с предыдущими состо ни ми регистров 1 вновь записываютс в регистры 1. После

обработки последнего байта в регистрах 1 окажутс сформированные проверочные байты.

Регистры 1, сумматоры 2 и умножители 3-6 могут быть выполнены на НС серий

К155, К133, К555 и др. Блок 9 может быть реализован, например, на МС К531 ИП5П, а блоки инверторов 10 на МС К531 ЛАЗ и К531ЛЛ1.

Формул а изобретени

Кодирующее устройство кода Рида-Соломона , содержащее (n-К) матричных умножителей , регистров и сумматоров, где К - число информационных байт, п - общее число байт), выходы регистров с первого

по (п-К)-й подключены к первым входам одноименных сумматоров, выходы перво- 1 го (п-К-Т)-го сумматоров подключены соответственно к входам второго (п-К)-го регистров, вторые входы (п-К)-го сумматоров вл ютс соответственно входами устройства , а вторые выходы подключены к входам матричных умножителей, выходы первого матричного умножител подключены к входам первого регистра, отличающ е е с тем, что, с целью упрощени устройства и повышени быстродействи , в него введены блок определени четности и первый - (п-К-1)-й блоки управл емых инверторов, выходы которых подключены соответственно к вторым входам одноименных сумматоров, входы и выходы блока определени четности подключены соответственно к выходам (п-К)-го сумматоров и первым входам первого - (п-К-1)-го блоков

управл емых инверторов, вторые входы которых подключены к выходам соответственно второго - (п-К)-го матричных умножителей , а структура матричных умножителей упрощена за счет инвертировани входного

сигнала при нечетности количества в нем единиц в тех столбцах матрицы, где количество единичных сигналов больше количества нулевых.

Claims

Формула изобретения

Кодирующее устройство кода Рида-Соломона, содержащее (п-К) матричных умножителей, регистров и сумматоров, где К число информационных байт, η - общее число байт), выходы регистров с первого 30 по (п-К)-й подключены к первым входам одноименных сумматоров, выходы перво го (п-К-1)-го сумматоров подключены соответственно к входам второго (п-К)-го регистров, вторые входы (п-К)-го суммато35 ров являются соответственно входами устройства, а вторые выходы подключены к входам матричных умножителей, выходы первого матричного умножителя подключены к входам первого регистра, отличающееся тем, что, с целью упрощения устройства и повышения быстродействия, в него введены блок определения четности и первый - (п-К-1)-й блоки управляемых инверторов, выходы которых подключены соответственно к вторым входам одноименных сумматоров, входы и выходы блока определения четности подключены соответственно к выходам (п-К)-го сумматоров и первым входам первого - (п-К-1)-го блоков 50 управляемых инверторов, вторые входы которых подключены к выходам соответственно второго - (п-К)-го матричных умножителей, а структура матричных умножителей упрощена за счет инвертирования входного сигнала при нечетности количества в нем единиц в тех столбцах матрицы, где количество единичных сигналов больше количества нулевых.