SU363119A1 - Регистр сдвига - Google Patents

Description

1

Изобретение относитс  к вычислительной технике и может быть применено в устройствах аппаратного контрол .

Известен регистр сдвига со сдвигом, эквивалентным умножению на два по модулю. Однако применение этого регистра не всегда выгодно, так как в р де узлов и цепей переработки информации последовательных ЦВМ слова передаютс  и обрабатываютс  последовательно , начина  с младших разр дов. Поэтому дл  получени  вычета необходимо ждать окончани  передачи слова или арифметической операции.

Цель изобретени  - обеспечение свертки результата арифметической операции по заданному модулю.

Дл  этого в предлагаемое устройство введена логическа  схема, включающа  элементы «НЕ, «ИЛИ и два элемента «И, первый вход которой подключен к входной клемме регистра, выход суммы каждого сумматора , кроме младшего, через линию задержки соединен с входом сумматора соседнего младшего разр да, выход суммы которого через линию задержки соединен со вторым входом логической схемы, к которому подключены схема «ИЛИ, другой вход которой соединен с первым входом логической схемы, и перва  схема «И, другой вход которой подключен к

первому входу логической схемы, а выход первой схемы «И соединен с входом сумматора младшего разр да и входом схемы «НЕ, выход которой соединен с входом второй схемы «И, другой вход которой подключен к выходу схемы «ИЛИ, и выход второй схемы «И соединен с входами соответствующих сумматоров.

На чертеже представлена блок-схема предлагаемого устройства со сдвигом, эквивалентным делению на два по модулю 19. Регистр сдвига состоит из логической схемы /, содержащей схемы «И 2, «ИЛИ 3, «НЕ 4, сумматоров 5 и линий 6 задержки.

Один вход логической схемы 1 служит входом регистра, второй ее вход через линию задержки подсоединен к выходу суммы самого младшего сумматора. Выход суммы каждого сумматора, кроме самого младшего, через соответствующую линию задержки подключен к входу соседнего младшего сумматора. Выходы переноса П сумматоров соединены последовательно , т. е. выход П младщего - с входом соседнего старшего. Один из выходов логической схемы подсоединен к входу самого младшего сумматора, другой ее выход - к входам тех сумматоров, пор дковые номера которых соответствуют номерам разр дов.

где расположены единицы числа, го в двоичной форме и равного

значение модул , по которому свертка; Л - нечетное число).

На вход регистра от ЦВМ последовательно подаетс  число, начина  с младших разр дов, а на второй вход логической схемы - сигнал через линию задержки с выхода самого младшего сумматора.

Если на обоих входах логической схемы будут одновременно сигналы «1, то «1 подаетс  на вход самого младшего сумматора,

Если «1 будет только на одном из входов этой схемы, то на входы соответствующих

сумматоров подаетс  в двоичной заА

писи. Количество сдвигов принимают не меньшим п, где п количество разр дов кода числа , поступающего от ЦВМ, и равным ближайшему целому кратному показателю степени двойки по модулю. После окончани  сдвигов содержимое регистра будет вычетом числа по данному модулю.

Предмет изобретени 

Регистр сдвига, содержащий сумматоры, выходы переносов каждого из которых соединены с входами сумматоров соседних старших разр дов, отличающийс  тем, что, с целью обеспечени  свертки результата арифметической операции по заданному модулю, в него введена логическа  схема, включающа  элементы «НЕ, «ИЛИ и два элемента «И, первый вход которой подключен к входной клемме ретистра, выход суммы каждого сумматора , кроме младшего, через линию задержки соединен с входом сумматора соседнего младшего разр да, выход суммы которого через линию задержки соединен со вторым входом логической схемы, к которому подключены схема «ИЛИ, другой вход которой соединен с первым входом логической схемы, и перва  схема «И, другой вход которой подключен к первому входу логической схемы, а выход первой схемы «И соединен с вкодом сумматора младшего разр да и входом схемы «НЕ, выход которой соединен с входом второй схемы «И, другой вход которой подключен к выходу схемы «ИЛИ, и выход второй схемы «И соединен с входами соответствующих сумматоров.

1