SU409221A1 - Вероятностный сумматор параллельного типа - Google Patents

Description

Изобретение относитс  к области вычислительной техники и может быть применено в составе арифметических устройств электрон1 ых вычислительных машин.

Известны веро тностные сумматоры нараллельного тина, содержащие веро тностные двоичные элементы, распределительную линию задержки, счетчики и логические элементы.

Цель изобретени -сокращение оборудовани  при сложении нескольких чисел.

Это достигаетс  тем, что входы веро тностного сумматора соединены с входами веро т постных двоичных элементов, другие входы которых св заны соответственно с выходами распределительной линии задержки, а выходы через схему «ИЛИ - с входами счетчика, выходы которого через вентили, управл емые выходами счетчика-делител , соединены с выходом веро тностного сумматора. Вход счетчика-делител  соединен с выходом генератора тактовых импульсов и с входом распределительной линии задержки.

На чертеже показана схема веро тностного сумматора параллельного типа.

Сумматор содержит веро тностные двоич}1ыс элементы 7, на управл ющие входы которых в параллельном коде подаютс  суммируемые чнсла Xi , распределительную линию 2 задержки на .V выходов с обни1м временем,

равным ЛЛт

где AT - врем  срабатыванни наконнтельного счетчика 3, выходную группу вентилей 4 дл  съема результата со счетчика, счетчнк-делнтель 5 с коэффнциентом делени  /V н элемент «ИЛИ 6.

Значение коэффициента делени  N (количество осредн емых частных сумм) выбирают равным 2, где   - целое чпсло. Благодар  этому упрощаетс  процесс осреднени  результата , т. е. делени  числа, содержащего в счетчике 3 на чпсло Л .

Ироцесс делени  при этом происходит следующим образом.

Иосле переполнени  счетчика-делител  5 со счетчика 3 считываетс  число, конечный результат получаетс  после перенесени  зап той в этом числе на п разр дов вправо, начина  с младшего разр да.

Предмет нзобретепи 

Веро тностный сумматор нараллельного типа, содержащий веро тностные двоичные элементы, распределительную линию задержки , счетчики, схему «И и вентили, отличаю1цийс  тем, что, с целью сокращени  оборудовани  прн сложении нескольких чисел, входы веро тностного сумматора соединены с входамн веро тностных двоичных элементов, другие

входы которых соединены соответственно с выходами распределительной линии задержки, а выходы через схему «ИЛИ соединены с входами счетчика, выходы которого через вентили , управл емые выходами счетчика-делител , соединены с выходом веро тностного сумматора , вход счетчика-делител  соединен с выходом генератора тактовых импульсов и с входом распределительной линии задержки.

)fi0

н