SU357561A1 - Устройство для умножения - Google Patents

Description

Изобретение относитс  к области вычислительной техники и быть иснользовано в арифметических устройствах цифровых вычислительных машин.

Известно устройство умнол ени  чисел в ЦВМ, основанное на запоминании цифр переноса и выполненное со сдвигом частичных воспроизведений вправо на один разр д, с анализом множител , начина  с младших разр дов, и сохранением младшей части произведени  в регистре множител .

В известном устройстве умножение на два разр да множител  одновременно невозможно , т. е. быстродействие устройства не оптимально .

Цель изобретени  - повышение быстродействи  устройства.

Цель достигаетс  за счет того, что предлагаемое устройство дополнительно содержит триггер запоминани , сумматор содержит два дополнительных младших разр да и один дополнительный старший разр д, регистр переносов содержит два дополнительных .младших разр да, выход переноса первого дополнительного младшего разр да сумматора соединен с входом младшего разр да регистра переносов , выход переноса второго дополнительного младшего разр да сумматора соединен с первым входом первого дополнительного младшего разр да сумматора, выходы сумм

дополнительных младших разр дов сумматора подключены к соответствуюш;им входам старших разр дов регистра множител , выходы дополнительных младших разр дов регистра переносов соединены соответственно со вторыми входами дополнительных младших разр дов сумматора, третьи входы которых соединены соответственно с выходами младших разр дов регистра частичных произведений, выход

логической схемы преобразовани  мнол имого соединен с первым входом второго дополнительного младшего разр да сумматора и через триггер запоминани  - с входами старшего и дополнительного старшего разр дов сул1матора .

На чертел е нредставлена блок-схема предлагаемого устройства дл  выполнени  умнолсени  на два разр да множител . Устройство содерл ит регистр / множимого,

сумматор 2, сдвигающий регистр 3 частичных произведений, регистр 4 переносов, сдвигаюший регистр 5 мнол ител , логическую схему преобразовани  множимого, триггер 7 дл  запоминани  передачи мнол ;имого в обратном

сумм по модулю 2 сумматора, за исключением двух дополиительных справа разр дов, соединен со входом регистра 3 частичных произведений , выходы двух дополнительных справа разр дов сумматора подключены к входам старших разр дов регистра 5 множител , выход переноса сумматора соединен с регистром 4 переносов со сдвигом на один разр д вправо, выход логической схемы преобразовани  множимого подключен к младшему из дололнительных справа разр дов сумматора и ко входу триггера 7 запоминани  обратного кода, выход которого соединен со входами двух дополнительных слева разр дов сумматора.

Устройство работает следуюш,им образом.

В исходном состо нии в регистре 1 хранитс  множимое, в регистре 5-множитель. В каждом такте умножени  производитс  пр ма  или инверсна , либо пр ма  со сдвигом на один разр д влево передача множимого на один из входов сумматора, либо множимое совсем не передаетс . Вид передачи множимого зависит от результата анализа двух очередных младших цифр .множител , производимого в логической схеме преобразовани  множител  (не показана).

На второй из входов сумматора поступает частичное .произведение с выхода регистра 3, полученное и сдвинутое на два разр да вправо в предыдушем такте умножени .

На третий вход сумматора поступают переносы из регистра 4, записанные в него непосредственно с выхода сумматора со сдвигом на один разр д вправо.

Получающа с  в каждом такте умножени  сумма по модулю 2 с выхода сумматора записываетс  в регистр 3 частичных произведений, а поразр дные переносы с выходов переноса сумматора - в регистр 4 переносов. При этом два дополнительных справа разр да сумматора работают с последовательно включенным переносом.

Преобразование множимого при передаче его в обратном коде производитс  в следуюш;ем такте умнол ени . В младший из дополнительных справа разр дов сумматора из логической схемы 6 преобразовани  множимого записываетс  единица, преобразуюш,а  обратный код в дополнительный. Единицы записываютс  также в дополнительный слева разр д сумматора и в старший разр д основной разо дной сетки. Подача единиц в эти два разр да сумматора сохран етс  во всех последующих тактах, независимо от вида передач множимого на су|Мматор. Это осуществл ет триггер 7 запоминани  передач множимого в обратном коде.

Получающиес  в каждом такте умножени  два разр да произведени  сдвигаютс  в два

старших разр да регистра 5 множител . Эти разр ды в предыдущем такте были освобождены при сдвиге множител  в регистре 5 ка два разр да вправо, выполн емом одновременно с суммированием множимого, частичного произведени  и переносов.

Умножение на всю разр дную сетку множител  происходит за - тактов, где п - число

разр дов множител , при этом последний такт суммировани  производитс  со всеми сквозными переносами.

Предмет изобретени 

Устройство дл  умножени , содержащее

сумматор, регистры множимого, множител , переносов и частичных произведений и логическую схему преобразовани  множимого, причем выход регистра множимого соединен с первым входом сумматора, выход переноса

соединен с входом регистра переносов, а выход суммы - с входом регистра частичных произведений, выход которого подключен к второму входу сумматора, а выход регистра переносов - к третьему входу, отличающеес 

тем, что, с целью повышени  быстродействи , оно дополнительно содержит триггер запоминани , сумматор содержит два дополнительных младщих разр да и один дополнительный старший разр д, регистр переносов содержит

два дополнительных младших разр да, выход переноса первого дополнительного младшего разр да сумматора соединен с входом младшего разр да регистра переносов, выход переноса второго дополнительного младшего

разр да сумматора соединен с первым входом первого дополнительного младшего разр да сумматора, выходы сумм дополнительных младших разр дов сумматора подключены к соответствующим входам старших разр дов

регистра множител , выходы дополнительных младших разр дов регистра переносов соединены соответственно со вторыми входами дополнительных младших разр дов сумматора, третьи входы Которых соединены соответственно с выходами младших разр дов регистра частичных произведений, выход логической схемы преобразовани  множимого соединен с первым входом второго дополнительного младшего разр да сумматора и через триггер

запоминани  - с входами старшего и дополнительного старшего разр дов сумматора.