SU849205A1 - Конвейерное устройство дл выполне-Ни АРифМЕТичЕСКиХ ОпЕРАций НАдМНОжЕСТВОМ чиСЕл - Google Patents

Description

(54) КОНВЕЙЕРНОЕ УСТРОЙСТВО ДЛЯ ВЫПОЛНЕНИЯ АРИФМЕТИЧЕСКИХ ОПЕРАЦИЙ НАД МНОЖЕСТВОМ ЧИСЕЛ

Изобретение относитс  к вычисли тельной технике и может быть использовано дл  выполнени  арифметических операций в многорегистровых арифметических устройствах, выполненных на узлах с большой степенью интеграции .

Известно двоичное суммирующее устройство , которое содержит р д многовходных двоичных суммирующих секций, кажда  из которых .охватывает; р д суперсумматоров. Секци  такого двоичного сумматора может содержать контур дл  опережающего переноса, который также построен на схемах сумма- . торов ij .

Известны также многорегистровые устройства, основанные на так называемом конвейерном методе обработки информации. Эти устройства допускают одновременное выполнение арифметических операций над множеством пар операндов и обладают гораздо большей производительностью по сравнению с предьадущими Гз

Однако при вычислении арифметических выражений, содержащих бол,ее двух операндов, производительность устройств снижаетс .

наиболее близким к изобретению  вл етс  конвейерное устройство дл  одновременного выполнени  арифметических операций над множеством чисел, содержащее регистр сомножител , регистр частичного результата, сумматор , элемент И и триггеры.

С помощью этого устройства возможно вычисление .полинома ах -

+

10

.+ .,

+ kx + е

+ сх

представленного в следующем виде:

(..СоХ4Ь)-Х-ь...Х+К), (t)

15

т.е. возможно вычисление арифметического выражени , содержащего любую последовательность операций сложени  и умножени . При этом kn - разр дное произведение tn - разр дных чи20 сел может быть получено за ( тактов, где k 1,2,3,...,В.

Количество тактов, необходимое дл  вычислени  арифметического выражени  зависит в основном от количест25 ва операндов, так как независимо от того, сколько разр дов необходимо получить на выходе арифметического устройства, арифметическое выражение в нем вычисл етс  всегда с К п 30

разр дной точностью, так как арифметические операции над множеством чисел выполн ютс  с младших разр дов. Получение g п - разр дного произведени  g п - разр дных чисел требуетс  лишь в некоторых специализированных вычислител х,.в основном же требуетс  получение лишь п, или 2п-старших разр да произведени  З}.

Недостатком известного устройства  вл етс  то, что арифметическое выЛ1 ,

V

ажение вычисл етс  с точностью до младшего разр да результата, хот  нам практически почти всегда необходимы только старшие разр ды результата . Это приводит к существенному увеличению времени вычислени  одного арифметического выражени  и значительному уменьшению производительности устройства.

Цель изобретени  - увеличение скорости вычислени  арифметических выражений путем выполнени  арифметических операций над множеством чисел , начина  со старших разр дов.

Поставленна  цель достигаетс  тем, что в устройстве, содержащем п каскадов (п-разр лность чисел), причем каждый каскад содержит первый регистр частичного результата,первый регистр сомножител , первый сумматор первый управл к дий триггер, первый триггер, причем выходы первого регистра частичного результата соединены с входами первого .сумматора., перва  шина тактовых импульсов устройства соединена с тактовыми входами этих триггеров и регистров, каждый каскад устройства содержит второй регистр частичного результата, первый и второй регистры переносов, второй регистр сомножител , первый и второй регистры делител , второй сумматор, первый и второй блоки посто нной пам ти , первый и второй преобразователи пр мого кода в дополнительный,элемент ИЛИ, одиннадцать триггеров, второй управл ющий триггер, причем выхо .ды первого, второго, третьего и четвертого триггеров соединены соответственно с входами седьмого, восьмого дев того и дес того триггеров , выходы п того и шестого триггеров подключены к управл ющим входам первого преобразовател  пр мого кода в дополнительный , входы старших разр дов которого соединены с выходами первог регистра сомножител , а вход младшего разр да - с выходом элемента ИЛИ, входы которого соединены с выходом младшего р.азр да первого регистра сомножител  и выходом первого управл ющего триггера, который подключен также к управл ющему входу первого блока посто нной пам ти, входы которго соединены с выходами четырех старших разр дов первого сумматора, а выходы .- с входами одиннадцатого и двенадцатого триггеров,входыпервого сумматора соединены с выходами первого регистра переносов и выхбдаМи первого преобразовател  пр мого кода в дополнительный, выходы первог сумматора соединены с входами второго регч1стра частичного результата и второго регистра переносов, выходы первого регистра делител  соединены с входами второго регистраделител , .выходы которого соединены с входами первого регистра делител  следующего каскада устройства и входами старших разр дов второго преобразовател  пр мого кода в дополнительный, вход млади1его разр да которого соединен с выходом второго управл ющего триггера ,; а управл ющие входы - с выходами одиннадцатого и двенадцатого триггеров, выходы второго преобразовател  пр мого кода в дополнительный соединены с входами второго сумматора , другие входы которого соединены с выходами второго регистра переносов и второго регистра частичного результата, выходы переносов (п+2) младших разр дов второго сумматора соединены с входами (п+2) старших разр дов первого регистра переносов следующего каскада, выходы суммы (п+2) младших разр дов второго сумматора соединены с входами (п+2) старших разр дов первого регистра частичного результата следующего каскада, выходы седьмого, восьмого, дев того, дес того, одиннадцатого и двенадцатого триггеров подключены к входам второго .блока посто нной пам ти, выходы которого соединены соответственно с входами п того и шестого триггеров каскада,предшествующедго предыдущему и первого, второго , третьего и четвертого триггеров следующего каскада, выход .-первого управл ющего триггера соединен с входом второго управл ющего триггера, выход которого подключен к входу первого управл ющего триггера следующего каскада, выходы первого регистра сомножител  подключены к входам второго регистра сомножител , выходы которого подключены к входам первого регистра сомножител  следующего каскада, тактовые входы второго третьез о, четвертого, п того и шестого триггеров, первого регистра переносов и первого регистра делител  соединены с первой шиной тактовых импульсов устройства, тактовые входы седьмого, восьмого, дев того, дес того, одиннадцатого и двенадцатого триггеров, BTopoi:o регистра сомножител , второго регистра частичного результату, второго регистра делимого и второго управл ющего триггера соединены с ВТОРО.Й шиной тактовых импульсов устройства.

На чертеже изображена функциональна  схема первых двух каскадов устройства . Первый каскад устройства состоит из первого 1, второго 2, третьего 3, четвертого , п того 5-, и шес того 6, триггеров первого регистра 7 переносов, первого регистра 8 частичного результата, первого регистра 9 сомножител , первого регистра 10 -делител , первого управл щего триггера 11, первого преобраз вател  12 пр мого кода в дополнител ный, элемента 13-1 ИЛИ, первого блок 14-, посто нной пам ти, первого сумматЪра 15х., седьмого триггера 16 , восьмого триггера 17, дев того три гера 18, дес того триггера 19,, одиннадцатого триггера 20, двенадц того триггера 21, второго регистра 22 переносов, второго регистра 23 частичного результата второго регист ра 24 сомножител  второго регистра 25 делител , второго управл ющего триггера 26, второго преобразовател  27, пр мого кода в дополнительный второго блока 28., посто нной пам ти и второго сумматора 29 . Выходы триггеров 1, 2., 3 и 4 св заны соответственно с входами триггеров 16 , 17, 18 и 19 , выходы триггеров 5 и 6 - с управл ющи ми входами преобразовател  12-j, выходы регистра 7 - с первыми входами сумматора 15 , выходы регистра 8 | - с вторыми, входами сумматора 15 выходы регистра 9, - с (п+3) старшими разр дами (п+4) разр дного преобразовател  12. , а также с входами регистра 24 , выходы регистра 10 - с входами регистра 25.-|, выход триггера 11.., - с вторым входом элемента 13 ИЛИ, а также с входом триг гера 26 и управл ющим входом блока 14 пам ти, выход элемента 13, ИЛИ с входом младшего разр да преобразовател  12-,, (п+3) старших выхода преобразовател  12 с третьими входа ми сумматора 15, выход младшего разр да преобразовател  12-1 - с четвертым входом младшего разр да сумматора 15 , выходы четырех старших разр дов сумматора 15 - с входами блока 14, первые выходы (переноса) сумматора 15 - с входами регистра 22 , вторые выходы (суммы) сумма-тора 15 - с входами регистра 23, первый выход блока 14 - с входом триггера 20.,, второй выход блока 14 с входом триггера 21, выходы триггеров - с первыми четырьм  входами блока 28 , выходы триггеров 20,, и 21 - с управл ющими входами преобразовател  27 , а также, соответственно , с п тым и шестым входом блока 28, выходы регистра 32., - с входами сумматора 29., выходы регистра 24.., - с входами регистра 9/ следующего каскада, выходы регистра 25 - с входами (п+3) разр дов (п+4) разр дного преобразовател  27, п входами регистра 10а, выход тригге- ; ра 2б-( - с входом младшего разр да преобразовател  27 и входом триггера , (п + З) старших выхода преобразовател  27 - с входами сумматора 29,, выход младшего разр да преобразовател  27 - с входами сумматора 29 , выход младшего разр да преобразовател  с входом младшего разр да сумматора 29 , первые выходы (п+2) младших разр да суммахора 29 - с входами (п+2) старших разр дов регистра 1, вторые выходы (п+2) младших разр дов сум|матора 29, - с входами (п+2) старших разр дов регистра 8, первый выход блока 28 -.с входами триггера 6, второй выход блока 28-, - с входами триггера третий, четвертый, п тый , шестой выходы блока 28-, - соответственно с входами триггеров 1, 3, б и 4, Тактовые входы триггеров 1-6 и 11 и регистров 7-10 каждого каскада соединены с первой шиной тактовых импульсов устройства, тактовые входы триггеров 16-21 и 26 и регистров 22-25 каждого каскада соединены с второй шиной тактовых импульсов устройства. Разр дность всех регистров и сумматоров равна (п+3), где п - разр дность операндов. При помощи устройства возможно вычислениеполинома P...(((i-x.,.Vb,).)...,(a) при условии, что операнды у - норализованные положительные коды. На первом полутакте первого така числа а представенные дополнительным модифицированным двоичным кодом, имеющим три знаовых разр да, принимаютс  соответтвенно на регистры 7, 8, 9.., и 10 триггеры 5., , 6 и 11 заноситс  од 1. Триггеры 5 и 6 служат л  хранени  очередной цифры частичого результата, представленного изыточным квазиканоническим кодом с ифрами 0,1,IJ (ПОЭТОМУ занесению ода 1 на триггеры 5 и 6-) соотетствует установление их в состо и , наход щиес  в соответствии с абл.1. Таблица

На втором полутакте первого такта содержимое триггера 11. передаетс  на триггер 26, содержимое регистров 10 и 9-1 .- соответственно на регистры 25 и 24., , а содержимое регистров 8 и 7 413рез сумматор 15-, на регистры 22 и 2J, причем в зависимости от содержимого триггеров 5 и 6 к содержимому регистров 7 и 8 может быть прибавлено.или вычтено из него содержимое регистра 9-, . Прибавление содержимого регистра 9 к содержимому регистров 8 происходит в том хзлучае, если в триггерах 5., и б-, за (писан код 1, вычитание - если в триггерах 5 и 6,, записан код 1. Требуема  операци  обеспечиваетс  преобразователем 12, который осуществл ет в зависимости от управл ющих входов передачу на сумматор 15 содержимого регистра 9 или же дополнительного кода содержимого регистра 9 . Одновременно блоком 14 в- зависимости от вь1ходов четырех старших разр дов сумматора 15 и при условии, что в триггере 11 записан код 1, вьщел етс  старша  цифра частичного результата в соответствии с табл.2, код которой на втором полутакте первого такта записываетс 

в триггерах 20i и 211.

Таблица 2

Примечание. В табл. 2 показаны значени  четырех старших разр дов сумматора в виде окончательной суммы, на самом деле каждое из значений представл етс  комбинацией частичной суммы и переносов.

Таким образом, в течение второго полутакта первого такта происходит умножение х на единицу и прибавление к этому результату значений а и Ь, а также вьщеление из полученного частичного результата старшей цифры частичного результата,.представл емой избыточным квазиканоническим кодом.

В течение первого полутакта второго такта осуществл етс  передача содержимого триггеров и 26 и регистров , на соответствующие триггеры и 11 и регистры 7-2-102 второго каскада. В процессе этой передачи осущес;гвл етс  деление цифры частичного результата , полученной на предыдущем полутакте на число. Хранившеес  до этого в регистре 2Ь . Преобразователь 27-, Обеспечивает передачу содержимого регистра 25 на сумматор 29, если в триггерах 20- и 21,, записан код 1, и дополнительного кода содержимого этого регистра, если в триггерах 20 и 21 записан код 1. В течепие этого же полутакта на регистры заноситс  код О.

В дальнейшем осуществл ютс  описанные преобразовани  дл  первого такта в течение еще двух тактов. В результате этих преобразователей вычисл ютс  еще две старшие цифры частичного результата и информаци , прин та  в первом полутакте первого такта на регистры 7.-10 и триггер 11, достигает регистров 22--25д и триггера 263..

В первом полутакте четвертого такта содержимое регистров триггера 26 -j передаетс  на регистры Од и триггер 11-, г а на регистры

7.1 -10 принимаютс  соответственно

у,. При этом

ХдИ

коды чисел а

Я

на триггер 11 заноситс  код 1, а на триггеры 5 и 6 заноситс  с блока 283 перва  преобразованна  цифра частичного результата.

Функции блока посто нной пам ти заключаетс  в преобразовании трех полученных цифр частичного результата с целью уменьшени  ошибки при определении очередной цифры частичного результата в соответствии с .3. . ТаблицаЗ

Цифры частичного результата до преобразоВани 

уь. ит,7 ,Zl-

1 1

О 1

1 1 Примечание. Описанна  последовательность из трех тактов повтор етс  дл  каждого из п каскадов.дл  четверок операндо Дл  формировани  результата необ ходимо в регистры 7, , 8 , и lOi , а также в триггер 11., с помощью устройства управлени  записать код О а в регистр 9 подать код 000,000.. На каждом следующем такте содержимо регистра 9,- подаетс  в регистр 9-;+,, и., в зависимости от содержимого геров 3 « и складыва сь или вычита сь с содержимым регистров 7j и 8-, через (п+2) такта достигает выходов регистра сомножител  из конвейерного устройства, при этом на . выходах устройства, св занных с сум матором 29 , окажутс  одинаковыми (п+2) старших разр да кода результата , переведенного в результате-опе рации из квазиканоничеокого избыточ ного кода в дополнительный двоичный код. При этом результат получаетс  в виде двух чисел: суммы и переноса Если же результат необходим в виде одного числа, он может быть получен путем дополнительного прохода через устройство. Старшие (п+2) разр дов арифметического выражени  вида (2),содерЬкащего 4& чисел, могут быть получены при помощи устройства через (36+П+2) такта, при этом на (Зе.+2)-о также можно принимать новую последовательность чисел.

Продолжение табл. 3

Цифры частичного результата после преобразовани 

(%У 1 ii

.

о

1 о

Claims (3)

1.Патент США 3535502, кл. G Об F 7/385, 1970.

2.Самофалов К.Г. и др. Структуры ЭЦВМ четвертого поколени , Киев, Техника, 1974, с. 89-243..

3.Авторское свидетельство СССР 479111, кл. G 06F 7/52, 1973 (йрототип).