SU631919A1 - Устройство дл умножени п-разр дных чисел,представленных последовательным кодом - Google Patents

Description

сеп, представленных последовательным кодом. Устройство содержит - 2 Г7 - разрждный сумматор 1, (п -1)-разр дный регистр 2множимого, (п-1 )-разр$здный регистр 3множител , элементы И 4-6, управл ю щую шину 7, информационные шины 8,9. Устройство работает следующим обраВ исходном состо нии во всех разр дах сумматора 1 и .регистров 2 и 3 запи саны нули (цепи установки исходного состо ни  на чертеже не показаны). В каждом цикле на информационную 8 поступает очередна  цифра множител , а на информационную шину 9 - очередна  цифра множимого, причем множитель поступает на вход устройства младшими, раз р дами вперед, а множимое - старшими разр дами вперед. (Например, множитель  вл етс  результатом умножени , а мнсжимое - результатом делени  или извлечени  корн  в других операционных блоках ). В каждом цикле по управл ющему сигналу, поступаклцему на шину управлени  7, происходит сдвиг регистров 2 и 3. При сдвиге в младший разр д регистра 2 множимого И в старший разр д регис ра 3 множител  занос тс  очередные циф ры. Одновременно с этим принимаема  цифра множител  управл ет выдачей кода 6 9I4 Кроме того, если принимаемые цифры множимого и множител  равны единице, то единица поступает непосредственно на вход 4 -го разр да сумматора 1. Так как регистры  вл ютс  сдвиговыми, то они должны быть построены на триггерах с внутренней задержкой , а следовательно, процессы передачи коца на сумматор 1 и сдвига в регистрах 2 и 3 могут быть выполнены одновременно. Дл  получени  правильного результата необходимо выполн ть YI циклов. Дл  значений множимого А-110100 и множител  В - 101010, записанных в двоичном коде, процесс вычислени  иллюстрируетс  таблицей, где ИС - исходное состо ние. Как известно, дл  данного примера произведение равно С 100010001ООО . Оценим быстродействие преалагаемого устройства. Из примера видно, что дл  получени  результата понадобилось выполнить т7 циклов вычислений. Учитыва , что в каждом цикле сдвиг регистров и прием очередных цифр совмещен во времени с суммированием, получаем, что врем  вычислени  Ь л в данном устройстве определ етс  по формуле t 2 Очевидно, что при этом предлагаемое устройство превосходит по быстродействию известное

Claims (2)

1. Формула изобретени 

   Устройство у1иножвни  двоичных чисел, представленных последовательным кодом, содержащее сумматор, (и-1)разр дный регистр множимого, (п -1)разр дный регистр множител , первый. второй и третий элементы И, первые вхо ды которых соединены с управл ющей ши ной устройства, второй вход первого элемента И соединен с первой информационной шиной, а выход - с разр дными входами регистра множимого, выход -го (( 1-П -1) разр да которого соецинен со входом (п41)-го разр да сумматора, второй вход третьего элемента И соединен со второй информационной шиной, а выход - с разр дными входами регистра множител , входы сдвига регистров множимого и множител  соединены с управл ющей шиной устройства, о т л и ч а. ющ е е с   тем, что, с целью повышени  быстродействи , сумматор дополнительно содержит И-1 младших разр дов, второй 63 6 и третий входы второго элемента И соединены соответственно с первой и вторсй информационными шинами, а выход - с Ц -м разр дом сумматора, выход первого элемента И соединен с ( h -1) -м разр дом регистра множител , выход го разр да которого соединен со входом -го разр да сумматора, выход третьего элемента И соеаинен со входом 1-го разр да репютра множимого. Источники информашш, прин тые во нимание при экспертизе: 1,Карцев М. А. Арифметика цифровых машин. Наука, 1969, с. 459.
2. 2.Авторское свидетельство СССР 451079, кл. ( ОС Р 7/39, 1974.