SU997030A1 - Вычислительное устройство - Google Patents

Description

го и второго сумматоров результата выходы разр дов которых соединены входами соответственно первого и вт рого регистров результата, выходами старшего разр да подключенных ко втор входам первой и второй rpyrfn сумматора в избыточной двичной системе счислени , выходы которого подключены ко входам устройства. Устройство производит умножение двух чисел, одно из которых представлено в избыточной двоичной системе счислени , -а другое - двоичным кодом , и имеет высокое быстродействие так как пронзведение выводитс  посл довательным кодом, начина  со старшего разр да, в процессе вычислени  З. . Недостатком данного устройства  вл етс  сложность алгоритма умножени , что вызывает большие аппаратурные затраты и получение только . одного произведени . Цель изобретени  - упрощение уст ройства и расширение его функциональных возможностей за счет получени  суммы нескольких произведений Поставленна  цель достигаетс  т что вычислительное устройство, сддержащее регистр первого множител  входы которого подключены к шине первого множител  устройства, перв и второй блоки элементов И, первые входы которых подключены к выходам регистра первого множител , первый и второй сумматоры результата, пер вый и второй регистры результата, входы которых соединены с выходами соответственно первого и ii oporp сумматоров результата, первые вхо ды разр дов которых с второго по (п+1)-й (п - число разр дов множител ) подключены к выходам п младших разр дов соответственно первого и второго регистров результата, и сумматор в избыточной двоичной сис теме счислени , первый и второй вхо да которого подключены к выходам переноса соответственно первого и второго сумматоров результата, а третий и четвертый входы подключены к выходам старшего (п+1)-го раз р да соответственно первого и второго регистров результата, содержит регистр второго множител , три ком мутатора, третий и четвертый блоки элементов И, два комбинационных сум тора, и сумматор-вычитатель, причем шина второго множител  устройства подключена к входам регистра второ го множит ел , выходы которого соеди иены с первыми входами третьего и четвертого блоков элементов И, выходы которых подключены к первым входам соответственно первого и вто рого комбинационных сумматоров, выходы которых подключены к вторым входам соответственно первого и второго сумматоров.результата, а вторые входы первого и второго комбинационных сумматоров соединены с выходами соответственно первого и второго блоков элементов И, вторые входы которых подключены соответственно к первому и второму выходам первого коммутатора , информационные входы которого подключены к первому и второму входам первого множимого устройства, а первый и второй управл ющие входы подключены к входам знаков соответственно первого множител  и первого множимого устройства, входы знаков второго множител  и второго множимого устройства подключены соответственно к первому и второму управл ющим входам второго коммутатора, первый и второй информационные входы KOTOpioго соединены с первым и вторым входами второго множимого устройства соответственно, первый и второй выходы второго коммутатора соединены с вторыми входами соответственно третьего и четвертого блоков элементов И, .выход сумматора, в избыточной двоичной системе счислени  подключен к первому входу сумматора-вычитател , выходы которого подключены , к выходной шине устройства, а второй вход соединен с выходом третьего коммутатора , первый и второй входы которого соединены со входами первого и второго слагаемых устройства. На чертеже приведена структурна  схема устройства. Устройство содержит шины 1 и 2 первого и второго множителей, регистры 3 и 4 первого и- второго множителей , входы 5 и 6 первого множимого , входы 7 и 8 второго множимого, первый и второй коммутаторы 9 и 10, входы 11 и 12 знаков первого и второго множителей устройства, входы 13 и 14 знаков первого и второго множимых устройства, .первый, второй, третий и четвертый блоки элементов И 15-18, комбинационные сумматоры 19 и 20, сумматоры результата 21 и 22, регистры результата 23 и 24, сумматор 25 в избыточной двоичной системе счислени , сумматор-вычитатель 26, выходную шину 27, третий коммутатор 28, входы 29 и 30 Ъервого и второго слагаемых. Шины 1 и 2 множителей устройства соединены со входами регистров 3 и 4 первого и второго множителей, входы 5 и 6 первого множимого и входы 7 и 8 второго множимого устройства подключены к информационным входам соответственно первого и второго коммутаторов 9 и 10, первые управл ющие входы которых соединены со входами 11 и 12 знаков соответственно первого и второго множителей устройства, а вторые управл ющие

входы соединены со входами знаков 13 и 14 соответственно первого и второго множимых устройства. Выходы регистра 3 первого множител  подключены к первым входам первого и второго блоков элементов И 15 и 16, вторые входы которых соединены соответственно с первым и вторым выходам первого коммутатора 9. Выходы регистра 4 второго множител  соединены с первыми входами третьего и четвертого блоков элементов И 17 и 18, вторые входы которых подключены соответственно к первому и второму выходам второго коммутатора 10. Выходы первого и второго блоков элементов И 15 и 16 соединены с первыми входами соответственно первого и второго комбинациовных сумматоров 19 и 20, вторые входы которых подклЕйчены к выходам соответственно третьего и четвертого блоков элементов И 17 и 18. Выходы первого и второго комбинационных сумматоров 19 и 20 подключены ко вторым входам соответственно первого и второго сумматоров результата 21 и 22, первые входы которых соединены с выходами, п младших разр дов соответственно первого и второго регистров результата 23 и 24, входы которых подключены к выходам соответственно первого и второго сумматоров результата 21 и 22. Выходы переноса первого и второго сумматоров результата 21 и 22 подключены соответственно к первому и второму входам сумматора 25 в избыточной двоичной системе счислени , третий и четвертый входа которого соединены с выходами старшего разр да соответственно первого и второго регистров результата 23 и 24. Выход сумматора 25 подключен к первому входу сумматора-вычитател  26, выходы которого подключены к выходной, шине 27 устройства, а второй вход соединен с выходом третьего коммутатора 28, первый и второй входы которого соединены со. входами 29 и 30 первого и второго слагаемых

устройства. I .

Устройство работает следующим образом .

В начальном такте работы регистры 23 и 24 результата сбрасываютс  в нулевое состо ние, а в регистры 3 и 4 множителей по шинам 1 и 2 устройства занос тс  значени  первого и второго множителей параллельным двоичным кодом. Знаки множителей со входов 11 и 12 устройства подаютс  на первые управл ющие входы соответственно первого и второго коммутаторов 9 и 10 и остаютс  на входах устройства до окончани  цикла умножени . Значени  множимых последовательным кодом, начина  со старшего

разр да, подаютс  со входов 5,6 и 7, 8 устройства на информационные входы первого и второго коммутаторов 9 и 10. Если перемножаютс  числа , выраженные в двоичной позиционной системе счислени , то вход 5 устройства объедин етс  со входом 6 а вход 7 - со входом 8. Если множикие выражены;;- в избыточной двоичной системе счислени  (цифрами 1,0,

1), Фо входа 13 и 14 знаков множикшх устройства объедин ютс  со вто{  ми (отрицательными) входами 6 и 7 соответственно первого и второго множи 1ых устройства. Алгоритм вычислени 

суммыJ poиэвeдeний основан на формуле

; i S-A-B+C-D, .

где А и С - первое и второе мн6жи- мие;

В и D - первый и второй множители .

Если в К-м такте (К 1,2,...,N) работы К-й разр д первого или второго множимых равен нулю, то на выходы первого коммутатора 9 выдаетс  нулева  информаци , и соответственно на входы первого и второго комбинационных сумматоров 19 и 20 также поступает нулева  информаци .

Если в К-м такте работы К-й раз|РЯД первого множимого равен единице, то с первого и второго выходов коммутатора 9 щ зависимости от соотношени  знаков множител  и множимого подаетс  единица на вторые входы элементов И блока 15 (если знаки совпадают ) или блока 16 (если знаки не совпадают), Блоки 15 и 16 элементов И осуществл ют перемножение значений К-го разр да первого множимого А на значение первого множител  В. Если iSignA SignB i, т.е. перемножгиотс  числа с. разными знаками, то код

множител  В с выходов регистра 3 через блок 16 элементов И поступает на первые входы второго комбинационного сумматора 20. Если SignA-SignB 0, т.е. перемножаютс  числа с одинаковыми знаками, то код множител  В с

выходов регистра 3 через блок 15 элементов И поступает на первые входы первого комбинационного сукматора 19. Аналогично происходит работа коммутатора 10 и блоков элемен- ; тов И 17 и 18, которые осуществл ют перемножение значений К-го разр да второго множимого С на значение второго множител  D.

.. .

Комбинационные сумматоры 19 и 20 суммируют соответственно положительные и отрицательные значени  произведений п-го разр да множимых А и 6

на значени  множителей С-и D:

(ЛцЬ H sig MA-Si gfvibneigyi А В+Сц и-н/та sig iA-SiQyibvisigMC-s g T);

6 к. tt siQIi A tSrtgT В V SigH с - siQTiD i О «ути. Sto A Ф sigvi В M С t

( АцВ tv V A sigTi В и sigT C sigHD; C-; j AxBf CitD it/vu- sigfVi A -Sign Ви CtS-igViD I -K V S S S С t sigfn D ; I 0 1уйс. A ) Bи С 5 .

«.-Полученные в сумматорах 19 и 20 значени  сумм S и Sj подаютс  ,на вторые входы (п+1)-разр дных сумматоров результата 21 и 22, на .первые входы разр дов которых со второго по (п+1)-и с выходов п младших разр дов (п+1)-разр дных регистров результата 23 и 24 подаютс  значени  п.младших разр дов (K-l)-ro частичного результата, полученные в пре дыдушем (К-1)-м такте работы. Значение старшего (п+2)-го разр да К-го частичного результата с выходов переноса сумматоров 21 и 22 поступает на первый (положительный) и третий (отрицательный) входы сумматора 25 в избыточной двоичной системе счислени , образу  первое число а, которое суммируетс  со вторым числом Ь, образуемым значением (п+1)го разр да (K-l)-ro частичного результата , которое подаетс  на второй (положительный) и четвертый (отрицательный ) входы сумматора 25 с выходов старшего (п+1)-го разр да регистров результата 23 и 24. Значени  (п+1) младших разр дов К-го час тичного результата с выходов сумматоров 21 и 22 занос тс  в регистры результата 23 и 24.

Полученное- значение К-го разр да суммы произведений S поступает на первый вход сумматора-вычислител  26 на второй вход которого через коммутатор 2.8 со входов 29 и 30 устройства подаетс  последовательным кодом, начина  со старшего разр да, значение слагаемого F, которое может быть суммой произведений, накапливаемой во внешнем запоминающем устройстве . На выходную шину 27 устройства подаетс  значение результата Z F ± S в избыточной двоичной системе счислени  последовательньам кодом, старшими, разр дами вперед.

Данное устройство может примен тьс  не только дл  вычислени  суммы произведений, но и выполн ть другие функции:

(AB+CT)); 7,j,P±AB; .Z,,F-t(); Z4::F4(A+C)

и т.д.

Кроме того, данное устройство может работать с комплексными числами.

например, при вычислении коэффици .ентов Фурье;

Re(ACi,K)K,--RgAa)Kt. iERe Vfte 3 AtK) ,Л(.,К)(3)к.4 , ± l-Re A(lc)icDv«w Dy,,A Cn)icReW. Таким образом, данное устройство имеет более широкие функциональные возможности и требует меньших аппаратурных затрат, чем прототип.

Claims (3)

1.Авторское свидетельство CCCf 480077, кл. G 06 F 7/52, 1973.

2.Авторское свидетельство СССР . ,5 805304, кл. G 06 Р 7/52, 1980.

3.Авт( свидетельство СССР по за вке 2814123/18-24,

. кл. G 06 F 7/49, 1980 (протаТЯП).