SU1481744A1 - Устройство дл умножени - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано в арифметических устройствах универсальных и специализированных ЭВМ. Цель изобретени  - расширение функциональных возможностей за счет выполнени  умножени  двоичных чисел в дополнительных кодах. В устройство, содержащее сдвиговые регистры сомножителей, две группы элементов И и регистр результата, введены два элемента И, элемент ИЛИ, блок управлени  и блок преобразовани  кода. Это обеспечивает выполнение умножени  параллельным кодом при представлении его в устройство последовательным кодом, коррекцию псевдорезультата по знаку множимого и накопление сумм парных произведений в регистре результата. 2 з.п.ф-лы, 3 ил.

Description

Изобретение относитс  к вычислительной технике и может быть использовано в арифметических универсальных и специализированных цифровых вычислительных машинах.

Целью изобретени   вл етс  расширение функциональных возможностей за счет выполнени  умножени  двоичных чисел в дополнительных кодах.

На фиг. 1 представлена схема устройства; на фиг. 2 - схема блока управлени ; на фиг. 3 - схема блока преобразовани  кода.

Устройство содержит (гс+1)-разр дный сдвиговый регистр 1 первого сомножител  и «-разр дный 2 сдвиговый регистр второго сомножител , первую 3 группу из ( +1)-го элементов И, вторую 4 группу из (n-l)-ro элементов И, регистр 5 результата, блок 6 управлени , блок 7 преобразовани  кода, элементы И 8 и 9, элемент ИЛИ 10, первый 11 и второй 12 соответственно информационные входы устройства, управл ющие входы 13-15 устройства.

Схема блока управлени  (6 и г Т; содержит //(-триггер 16, элементы И 17 и элемент НЕ 18.

Схема блока преобразовани  кода (фиг. 3) содержит //(-триггер 19. два элемента НЕ 20 и 21 и два элемента 211 - ИЛИ 22 и 23.

Элемент И 8 служит дл  установки регистра 1.

Устройство дл  умножени  работас-i следующим образом.

При работе устройства на первом такте передаетс  знаковый разр д (со) множител  (В), представленного дополнительным кодом. Он может быть разен ( либо о) и в устройство поступает через вход 11, передаетс  на вход блока управлени  и на первый информационный вход блока преобразовани  кода.

Если множитель отрицательный (т.е. ), триггер 16 блока управлени  устанавливаетс  в «1.

С

Ј

ОО

vj

4

4

Если , то по сигналу управлени  У1, который в первом такте подаетс  на вход 13 устройства, триггер 16 блока управлени  установитс  в «О.

Далее по знаку множимого ( О или ), который поступает через вход 12 устройства, по сигналу управлени  У2, поступающему на вход 15 устройства во втором такте умножени , будут установлены в «О или «1 все разр ды сдвигового регистра 1. При этом, если 0, то множимое поступает на вход первого разр да сдвигового регистра 1 в коде представлени .

При отрицательном множителе триггер 16 блока управлени  в первом такте 15 устанавливаетс  в «1. Это означает, что знак множимого ша 0 или о)а. 1 уже во втором такте, преобразу сь в блоке 7 преобразовани  кода, поступает на входы сдвигового регистра 1 в обратном коде.

Код множимого поступает на вход сдвигового регистра 1 старшими разр дами вперед, а код множител  поступает на вход сдвигового регистра 2 младшими разр дами вперед. Поэтому в третьем такте в устройство поступает младший разр д (первый) множител , а в четвертом такте - старший разр д (n-й) множимого и т.д. до (2п+2)-го такта, после которого будут заведены в сдвиговые регистры все разр ды множимого и множител . Причем () -и разр д множимого устанавливаетс  30 во втором такте, а (rc-f-l)-ft разр д множител  должен быть всегда равен «О. Нули множител  (В) по указанному дл  оов 1 тракту проход т на вход сдвигового регистра 2 без изменени , включа  в персдвигового регистра 2, а второй вход элемента ИЛИ 10 отключен. Осуществл етс  коррекци  следующим образом.

сНа (2п+3) -м такте на вход 14 устройства

поступает сигнал управлени  (УЗ), который отключает элемент И 9 устройства, поэтому содержимое сдвигового регистра 1 не пройдет через первую 3 группу элементов устройства на входы регистра 5. Одновре- менно сигнал управлени  УЗ поступит на второй вход элемента ИЛИ 10 устройства. И тем самым обеспечит коммутацию /-х разр дов кода содержимого (,п) сдвигового регистра 2 в соответствующие /-е (, п) разр ды регистра 5 через /-е (, п) элементы И второй группы 4.

20

25

Отключение элемента И 9 с одновременным включением или отключением элемента ИЛИ 10 осуществл етс  из блока управлени . После этого в регистре и накопилось в виде двухр дного кода результатов и переносов очередное произведение двух сомножителей. Со следующего после корректирующего такта в устройство может быть подано значение знакового разр да (оое ) кода множител  или необходимо в течение (2п + 1)-го гакта прогнать переносы из младших разр дов регистра 5 в старшие, если последнее умножение было последним в данной группе.

Устройство реализует новый алгоритм умножени , который модернизирует два известных . Первый из них формирует частичные произведени  в пр мых кодах в виде некоторого треугольника, а второй - в довую единицу (младший разр д множител , 35 полнительных кодах. Суть алгоритма в том,

что на входах регистра 5 формируютс  частичные произведени  по правилу:

отличный от нул ), котора  также проходит блок преобразовани  кода без изменени  но она устанавливает триггер 9 блока преобразовани  кода в «1. Далее на вход сдвигового регистра 2 значение множител  уже будет поступать в инверсном коде.

Кажда  нова  пара текущих информационных разр дов сомножителей заводитс  в оба сдвиговые регистры 1 и 2. Их конъюнкци  определ ет п-й разр д частичного произведени  в регистре 5. Кроме того, значение «1 или «О введенного текущего разр да множимого разрешит или запретит соответственно ввод /-х (, (п-1) разр дов кода множител  через вторую 4 группу элементов И в младшие (п- 1)-е разр ды регистра 5, а значени  «1 или «О множител  разрешат или запрет т, соответственно ввод г -х (, (« + ) разр дов кода множимого через первую 3 группу элементов И в старшие () - п разр ды регистра 5.

При работе устройства с первого такта до корректирующего второй вход элемента И 9 разрешает прохождение сигнала с выхода

40

Ь ,

Ьч 4a3 ыв 0

Ьз (oAa)Aaia24l40.4

Ь4 содШдЫ а а:сол 0либо 1

Суммирование приведенных строк равносильно следующему:

45

aia2a3a4 ЛА ыли1а2а3а о)АсодшА0|а2аза4

&2

Ь3 Ьь

5QДл  одновременного преобразовани  кода в дополнительный и его поразр дной передачи в устройство старшими разр дами вперед используетс  передача его обратным кодом (если Шд-1) с последующей коррекцией псевдорезультата, накопленного в ре55 гистре. Она выполн етс  в виде сложени  кода множител , преобразованного (при ) в дополнительный с псевдорезультатом , накопленным в регистре 5.

5

сдвигового регистра 2, а второй вход элемента ИЛИ 10 отключен. Осуществл етс  коррекци  следующим образом.

На (2п+3) -м такте на вход 14 устройства

поступает сигнал управлени  (УЗ), который отключает элемент И 9 устройства, поэтому содержимое сдвигового регистра 1 не пройдет через первую 3 группу элементов устройства на входы регистра 5. Одновре- менно сигнал управлени  УЗ поступит на второй вход элемента ИЛИ 10 устройства. И тем самым обеспечит коммутацию /-х разр дов кода содержимого (,п) сдвигового регистра 2 в соответствующие /-е (, п) разр ды регистра 5 через /-е (, п) элементы И второй группы 4.

Отключение элемента И 9 с одновременным включением или отключением элемента ИЛИ 10 осуществл етс  из блока управлени . После этого в регистре и накопилось в виде двухр дного кода результатов и переносов очередное произведение двух сомножителей. Со следующего после корректирующего такта в устройство может быть подано значение знакового разр да (оое ) кода множител  или необходимо в течение (2п + 1)-го гакта прогнать переносы из младших разр дов регистра 5 в старшие, если последнее умножение было последним в данной группе.

Устройство реализует новый алгоритм умножени , который модернизирует два известных . Первый из них формирует частичные произведени  в пр мых кодах в виде некоторого треугольника, а второй - в дополнительных кодах. Суть алгоритма в том,

Ь ,

Ьч 4a3 ыв 0

Ьз (oAa)Aaia24l40.4

Ь4 содШдЫ а а:сол 0либо 1

Суммирование приведенных строк равносильно следующему:

aia2a3a4 ЛА ыли1а2а3а о)АсодшА0|а2аза4

&2

Ь3 Ьь

Дл  одновременного преобразовани  кода в дополнительный и его поразр дной передачи в устройство старшими разр дами вперед используетс  передача его обратным кодом (если Шд-1) с последующей коррекцией псевдорезультата, накопленного в регистре . Она выполн етс  в виде сложени  кода множител , преобразованного (при ) в дополнительный с псевдорезультатом , накопленным в регистре 5.

Claims (3)

1. Устройство дл  умножени , содержащее (п + 1)РазР Дный сдвиговый регистр первого сомножител , n-разр дный сдвиговый регистр второго сомножител , (л-раз- р дность сомножителей без учета знака), две группы из и п-1 элементов И соответственно , (2п+1) -разр дный регистр результата , причем первые входы t -x элементов И первой группы (,2,...,n+l) соединены между собой, второй вход первого элемента И первой группы соединен с первыми входами /-х элементов И второй группы (,2,...,п-1), вторые входы которых соединены соответственно с выходами /-х разр дов «-разр дного сдвигового регистра второго , сомножител , выходы /(-х разр дов (л+1)-разр дного сдвигового регистра первого сомножител  соединены соответственно с вторыми входами /С-х элементов И первой группы (/(2,3,...,п-|-1), выходы элементов И второй и первой групп соединены соответственно с входами (2п + 1)-х разр дов регистра результата, отличающеес  тем, что, с целью расширени  функциональных возможностей за счет выполнени  умножени  двоичных чисел в дополнительных кодах, в него введены два элемента И, элемент ИЛИ, блок управлени  и блок преобразовани  кода, причем вход первого сомножител  устройства соединен с входом синхронизации блока управлени  и первым информационным входом блока преобразовани  кода, второй информационный вход которого соединен с входом второго сомножител  устройства, первый управл ющий вход которого соединен с входом установки знакового разр да множител  блока управлени , первый и второй выходы которого соединены соответственно с первым и вторым управл ющим входами блока преобразовани  кода, первый выход которого соединен с информационным входом первого разр да (п+1)-разр дного сдвигового регистра первого сомножител  и первым входом первого элемента И, второй вход которого соединен с вторым управл ющим входом устройства, а выход - с входом установки в «1 («+) -разр дного сдвигового регистра первого сомножител , второй выход блока преобразовани  кода соединен с информационным входом п-го разр да гг-раз- р дного сдвигового регистра второго сомножител , выход п-го разр да которого соединен с первым входом второго элемента И, выход которого соединен с первым входом первого элемента И первой группы, второй вход которого соединен с выходом элемента ИЛИ, первый вход которого соединен с выходом первого разр да (п+1)-разр дного сдвигового регистра первого сомножител , а второй вход - с третьим выходом блока управлени , четвертый выход которого сое- динен с вторым входом второго элемента И, третий управл ющий вход устройства соединен с входом разрешени  коррекции блока управлени .

2.Устройство по п. 1, отличающеес  тем, 5 что блок управлени  содержит элемент И,

элемент НЕ и //(-триггер, /-вход которого соединен с входом потенциала единицы, вход синхронизации //(-триггера соединен с входом синхронизации блока, вход установки знакового разр да множител  которого сое0 динен с /(-входом //(-триггера, пр мой выход которого соединен с первым выходом блока и первым входом элемента И, второй вход которого соединен с входом разрешени  коррекции блока и входом элемента НЕ, выход

5 которого соединен с четвертым выходом блока , второй и третий выходы которого соединены соответственно с инверсными выходами //(-триггера и элемента И.

3.Устройство по п. , отличающеес  тем, что блок преобразовани  кода содержит

0 //(-триггер, два элемента 2И-ИЛИ и два элемента НЕ, причем первый информационный вход блока соединен с входом синхронизации //(-триггера, вхоюм первого элемента 2И-ИЛИ, второй вхот. которого соединен с инверсным выходом //(-триггера, пр 5 мой выход которого соединен с третьим входом первого элемента 2И -ИЛИ, четвертый вход которого соединен с выходом первого элемента НЕ, а выход - с вторым выходом блока, первый выход которого соединен с выходом второго элемента 2И - ИЛИ, первый вход которого соединен с входом второго элемента НЕ и вторым информационным входом блока, второй управл ющий вход которого соединен с вторым входом второго элемента 2И-ИЛИ, третий вход которого сосг динен с выходом второго элемента НЕ. а четвертый вход - с первым управл ющим входом блока и /-входом //(-триггера, Д -вход которого соединен с нулевым потенциалом.

0

(2п+1) In (n-f-1)

n

(M) 12 |/

Јp Ј

J/7// J/7J.5./

a

Ijlmif.n 1.2 1.1

...I

iH

w

s

#

7V

ДО

tM vM i

II

Чп-1 41 4.1 I

E

HD-iZHD1;

./7 f./ 2.2 Z/ I

Фаг.1

Фие.2