SU1290301A1 - Устройство дл умножени - Google Patents
Устройство дл умножени Download PDFInfo
- Publication number
- SU1290301A1 SU1290301A1 SU853882060A SU3882060A SU1290301A1 SU 1290301 A1 SU1290301 A1 SU 1290301A1 SU 853882060 A SU853882060 A SU 853882060A SU 3882060 A SU3882060 A SU 3882060A SU 1290301 A1 SU1290301 A1 SU 1290301A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- multiplier
- input
- register
- output
- code
- Prior art date
Links
Landscapes
- Complex Calculations (AREA)
Abstract
Устройство дл умножени относитс к вычислительной технике и может быть использовано в арифметических устройствах ЭВМ и спецпроцессоffl ров. Целью изобретени вл етс расширение функциональных возможностей за счет обеспечени условий дл умножени чисел в дополнительных кодах. Устройство содержит регистры множител 3, множимого 6, результата 4, сумматор 5, счетчик 1, блок 2 микропрограммного управлени и три элемента ИЛИ 7-9. Увеличение на один разр д регистров множител и множимого дл размещени двоичных чисел в моди4 ицированном дополнительном коде позвол ет производить умножение двух сомножителей с произвольными знаками по алгоритму, близкому к алгоритму умножени положительных чисел. 3 ил. (Л С .1
Description
Изобретение относитс к вычислительной технике и может быть ис- пользовано в арифметических устройствах цифровых вьиислительных машин и систем.
Цель изобретени - расширение функциональных возможностей устройства за счет обеспечени условий
дл умножени двоичных чисел в ДОПОЛ
нительных кодах с произвольными знаками .
На фиг.1 приведена функциональна схема устройства дл умножени ; на фиг.2 - схема выходов результата при умножении целых или дробных чисел с фиксированной зап той; на фиг. 3 - граф алгоритма работы блока микропрограммного управлени .
Устройство дл у «1ножени (фиг . 1 и 2J содержит счетчик 1, блок 2 микропрограммного управлени , регистр 3 множител , регистр А результата , сумматор 5, регистр 6 множимого , элементы ИЛИ 7-9, вход 10 за- пуска устройства, выход 11 признака окончани операции умножени , входы 12-13 множимого и множител соответственно , выход 14 результата при умножении целых двоичных чисел, вы- ход 15 результата при умножении дробных чисел с фиксированной зап той.
Устройство дл .умножени двоичных чисел в дополнительных кодах реализу ет следующий алгоритм:
х .у„; х. О (I)
Z х-у;
У„ (у м 2 ;х «. О,
м
где X - числовое значение множител ; у - числовое значение множимого: Z - числовое значение произведени ;
Хд- дополнительный код множител ; у - модифицированный дополнительный код множимого; Z - модифицированный дополнительШз1й код произведени ; (-у) - модифицированный дополнительньй код величины (-у) т.е. числового значени множимого с обратным знаком; h - разр дность двоичных чисел
X, у.
Произведение z Х У вл етс 2м- разр дным двоичным числом.
Устройство обрабатьшает двоичные числа с фиксированной зап той в дополнительном коде. .
Фо)эмула (I) соответствует алгоритму обработки целых двоичных чисел. Если использовать дробные числа с фиксированной зап той, то произведе- ние в дополнительных кодах целых и дробных значений сомножителей отличаетс только сдвигом на один разр д;
целое число z
4ti
1л-с -z, ;
дробнре число z z .. ,.
Так как процессы умножени целых и дробных чисел одинаковы , то описание устройства даетс дл случа целых двоичных чисел.
Введение модифицированного дополнительного кода двоичного числа приводит к увеличению разр дности чисел на единицу. В процессе умножени на каждом цикле вычислений производитс алгебраическое сложение накоплений суммы частичных произведений со значением множител , если состо нием разр да множител , . на которой производитс умножение, вл етс 1. Так как в сумматор 5 сумма частичных произведений из регистра 4 и множимое из регистра 6 поступают в модифицированном дополнительном коде, то в сумматоре 5 переполнени не происходит и на его выходе вырабатываетс нова сумма частичных произведений в модифицированном дополнительном коде. Вычисленна Нова сумма частичных произведений сдвигаетс вправо на один разр д ,. При использовании модифицированного дополнительного кода арифметический сдвиг вправо должен быть модифицированным, т.е. освобождающийс разр д заполн етс содержимым знакового разр да, состо ние которого не измен етс .
Так как при увеличении разр дности на единицу сумма частичных произведений и множимого не приводит к искажению вырабатьшаемой новой суммы частичных произведений, то перемножение кодов двоичных чисел в этом случае не зависит от знака значени множимого у , т.е. использование модифицированного дополнительного кода позвол ет автоматически учитывать поправку (-х)„-2 .
Из формулы (1) видно, что коррекци произведени z Х у на величину (у)ц 2 производитс при Х . Так как в дополнительном коде X при знаковый разр д находитс в состо нии , то коррекцию на величину
(-у)-2 можно совместить с умножени кодов сомножителей на знаковый разрлд множител .
При умножении на знаковый разр д прибавл етс к накопленной сумме час тичных произведений величина 2 затем прибавл етс велш1ина (-у),
(-у) 2 (у),/ (2)
и-(
2
у .
м
Устройство дл умножени двоичных чисел в дополнительных кодах, реализует алгоритм (1) с учетом соотношени (2J, т.е. производитс (п-) циклов перемножени кодов по правилам умножени положительных двоичных кодов, д последний и-и цикл (умножение на знаковый разр д кода множ} тел k ) производитс путем добавлени к накопленной сумме частичных произнедений инверсно15
управлени , который выра- батьюает на своем втором выходе сигнал , поступающий в счетчик 1 через первый вход. По этому сигналу счетчик устанавливаетс в начальное состо ние , т.е. настраиваетс на выполнение (п-1) циклов вь гчислений. После этого в устройстве выполн етс (п-1) циклов вычислений сут-5мы частичных произведений. В каждом L-M цикле, где i 1,2, ...,(п-1), вьтолн ютс следующие микрооперации:
1) выдача пр мого кода регистра 4 Z . на первый информационный вход сумматора 5 по сигналу, вырабатываемому на п том вькоде блока 2 при .
го кода множимого
ший разр д, так как (у)„ - У„ (правило изменени знака числа в дополнительном коде) .
Устройство обрабатывает и-разр дные двоичн111е числах ,V, в дополнительных кодах, а произведение 7. X . у вырабатьшаетс 2|,-разр д,- ным. Дл обеспечени использовани модифицированного дополнительного кода регистр 6 множимого, сумматор 5 и регистр 4 имеют (п+1) разр дов. Дл того, чтобы устройство могло об- рабатьшать целые (выравненные справа ) или дробные (выравненные слева) двоичные числа с фиксированной зап той , регистр 3 множител также (п+1)- разр дный.
Устройство работает следующим образом .
Перед выполнением операции умножени устройство находитс в начальном состо нии:
1)в регистре 3 множител находитс дополнительный код множител N, при этом старший (п+1)-и разр д устанавливаетс в состо ние О, остальные h разр дов отведены дл кода X ;
2)ре гкстр 4 находитс в нулевом состо нии;
3)в регистре 6 находитс модифицированный дополнительный код множимого V ,
Вычисление произведени z ху начинаетс с поступлением управл ющего сигнала в устройство по входу 10 через вход запуска блока 2 микропрог25
1
состо нии младшего разр да х регистра 3.;
.) вьщача пр мого кода регистра 20 6 V|, на второй информационный вход
сумматора 5 по сигналу, вырабатывае- и 1 в млад- мому на одиннадцатым выходе блока - 2 при состо нии младшего разр да регистра 3;
3)вычисление новой суммы частичных произведений:
,-/Ум5
4)прием пр мого кода новой суммы частичных произведений с выхода сум матора 5 в регистр 4 по сигналу, вырабатываемому на шестом выходе блока 2 при состо нии младшего разр да Кц 1 регистра 3;
5)модифицированньм арифметичес- 35 кий сдвиг вправо на один разр д содержимого регистров 3 и 4, -содержимое младшего разр да которого переноситс в освобождаемый старший разр д регистра 3 по сигналу, выраба 0 тываемому на седьмом выходе блока 2 (младший разр д регистра 3 переходит в состо ние, соответствующее процессу умножени на следующем (i+l)-M цикле);
45 6) увеличение состо ни счетчика 1 на единицу по сигналу, вырабатываемому на четвертом выходе блока 2;
у) проверка счетчиком услови i (п-1) и при соблюдении этого
50 услови устройство переходит к выполнению следующего (i+l)-ro цикла вычислений . Операции 1-4 выполн ютс только при состо нии младшего разр да Х 1 регистра 3, операции 5 55 7 в каждом цикле вычислений.
После выполнени (п-1) циклов устройство переходит к п-му циклу вычислени окончательного результата .
с
2)
290301
оаммного
(
JO
15
управлени , который выра- батьюает на своем втором выходе сигнал , поступающий в счетчик 1 через первый вход. По этому сигналу счетчик устанавливаетс в начальное состо ние , т.е. настраиваетс на выполнение (п-1) циклов вь гчислений. После этого в устройстве выполн етс (п-1) циклов вычислений сут-5мы частичных произведений. В каждом L-M цикле, где i 1,2, ...,(п-1), вьтолн ютс следующие микрооперации:
1) выдача пр мого кода регистра 4 Z . на первый информационный вход сумматора 5 по сигналу, вырабатываемому на п том вькоде блока 2 при .
1
сумма мому 2 при
3) ных п
В n-M цикле выполн ютс микроопе ации:
) вьщача пр мого кода регистра 4 сумматор 5 по сигналу восьмого выода блока 2 при X |, 1 I
2)выдача инверсного кода У„ и 1 соответственно на второй информационный вход и на дополнительный вход ладшего разр да сумматора 5 по сигналу с одиннадцатого выхода блока 2 микропрограммного управлени при
- I;
3)вычисление z у + I ;
4)прием пр мого кода z, регистром 4 по сигналу с дев того выхода блока 2 при Хд 1;
5J модифицированный арифметический сдвиг вправо на один разр д содержимого регистров 3 и 4 с переносом содержимого младшего разр да из регистра 4 в старший разр д регистра 3 по сигналу, вырабатываемому
на дес том выходе блока 2. I
После выполнени и-го цикла в регистрах 4 (старшие разр ды) и 3 (младшие разр ды) будет находитьс модифицированный дополнительный код
Z произведени z х-у, вычислен ный в соответствии с алгоритмом (1) ,
Младший разр д регистра 3 после выполнени h сдвигов устанавливаетс в нулевое состо ние.
Так как модифицированный дополнительный код двоичного числа отличаетс от обычного раздвоением знакового разр да регистра, то в регистрах 3 и 4 вырабатываетс дополнительный Zn код произведени z ху.
При обработке целых двоичных чисел результат размещен в и младших разр дах регистра 4 (старшие разр ды ) и в П старших разр дах регистра 3 множител ,
При обработке дробных чисел (выравненных слева) результат размещен в (п-1) младших разр дах регистра 4 и во всех (п+1) разр дах регистра 3,
Схема выходов результата показана на фиг.2.
После вычислени произведени z ху на выходе 11 блока 2 выра- батьтаетс сигнал признака окончани работы устройства.
Блок 2 микропрограммного управлени вл етс известным устройством и функционирует в соответствии с графом его работы, представленным на фиг.З.
Claims (1)
- Формула изобре к и05Устройство дл умножени , содержащее регистры множимого, множител , результата, блок микропрограммного управлени , счетчик и cyi-iMarop, причем информационные входы регистров множи;у5ого и множител ал ютс входами соответственно множимого и множител устройства, вход запуска устройства вл етс входом запуска блока микропрограммного управлени , первьп1 выход которого вл етс вько- дом признака око 1чани операции умножени устройства, выходы регистров результата и множимого соединены с пер1зым и вторым информационньпу1и входами сумматора, выход которого соединен с информационным входом регистра результата, выход 1«1ладшего разр да которого соединен с входом сдвига регистра множител , выход младшего разр да которого соединен с входом разрешени запуска первого цикла вычислени блока микропрограммного управлени , второй вькод которого соединен с первым счетчнь.м входом счетчика, выход которого cdeiQ динен cf входом разрешени работы блока микропрограммного упрйвлени . третий выход которого соединен с входом разрешени вьщачи пр мох о кода регистра множимого, четвертыйвькод блока микропрограммного управлени соединен с вторым счетным входом счетчика, отличающеес тем что, с целью расширени функциональных возможностей путемд обеспечени условкй дл умножени чисел в дополнительных кодах, в устройство введены три элемента ИЛИ, причем п тьй -- шестой и седьмой выходы блока микропрограммного управ .j лени соединены с первыми входами соответственно первого, второго и третьего элементов ИЛИ, вторые входы которых соединены соответственнс с восьмым, дев тым и дес тым вьп:одамиQ блока микропрограммного управлени , одиннадцатый выход которого соединен с входом разрешени выдачи обратного кода регистра множимого i; с младшим разр дом второго информационногог,г, входа сумматора, выходы первого и второго элементов ИЛИ соединены соответственно с входами разрешени вьщачи и приема пр мого кода регистра результата, вход разрешени сдви7129030 8га которого соединен с входом жител и выходом третьего эле- разрешени сдвига регистра мно- мента.в1 пСоставитель Н.Маркелова Редактор М.Дылын Техред Л.Олейник Корректор Г,РешетникЗаказ 7902/46 Тираж 673ПодписноеВНИИПИ Государственного комитета СССРпо делам изобретений и открытий 113035, Москва, Ж-35, Раушска наб., д.4/5Производственно-полиграфическое предпри тие, г.Ужгород, ул. Проектна , 4fvff. 3
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU853882060A SU1290301A1 (ru) | 1985-04-08 | 1985-04-08 | Устройство дл умножени |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU853882060A SU1290301A1 (ru) | 1985-04-08 | 1985-04-08 | Устройство дл умножени |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1290301A1 true SU1290301A1 (ru) | 1987-02-15 |
Family
ID=21172338
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU853882060A SU1290301A1 (ru) | 1985-04-08 | 1985-04-08 | Устройство дл умножени |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1290301A1 (ru) |
-
1985
- 1985-04-08 SU SU853882060A patent/SU1290301A1/ru active
Non-Patent Citations (1)
Title |
---|
Авторское свидетельство СССР № 1081640, кл. G 06 F 7/52, 1982. Самофалов Г.К., Корнейчутс В.И. Тарасенко В.П. Цифровые электронные вычислительные машины. - Киев: Вища школа, 1983, с.288-289, рис.5.9. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
FI78186B (fi) | Dataprocessor som utfoer en decimalmultiplikationsoperation under anvaendning av ett laesminne. | |
CN101371221B (zh) | 预饱和固定点乘法器 | |
US20090164544A1 (en) | Dynamic range enhancement for arithmetic calculations in real-time control systems using fixed point hardware | |
SU1290301A1 (ru) | Устройство дл умножени | |
JPH07107664B2 (ja) | 乗算回路 | |
US8219604B2 (en) | System and method for providing a double adder for decimal floating point operations | |
US4135250A (en) | System for clearing input data in electronic computer | |
US7003540B2 (en) | Floating point multiplier for delimited operands | |
GB1145661A (en) | Electronic calculators | |
JPS5595148A (en) | Binary arithmetic circuit | |
SU748409A1 (ru) | Устройство дл умножени двоично- дес тичных чисел | |
SU734682A1 (ru) | Устройство дл делени | |
SU711570A1 (ru) | Арифметическое устройство | |
Yehorov | O. Yehorov, V. Dziuba, P. Ivin | |
SU875387A1 (ru) | Арифметическое устройство дл базовой операции быстрого преобразовани фурье | |
SU1183960A1 (ru) | Устройство для умножения | |
SU650072A1 (ru) | Арифметическое устройство | |
SU888108A1 (ru) | Устройство умножени | |
SU675422A1 (ru) | Устройство дл умножени | |
Reinsch | Principles and preferences for computer arithmetic | |
SU1151957A1 (ru) | Устройство дл вычислени квадратного корн | |
RU1817091C (ru) | Устройство дл умножени чисел | |
SU1718215A1 (ru) | Устройство дл выполнени векторно-скал рных операций над действительными числами | |
SU1361543A1 (ru) | Устройство дл округлени суммы и разности двоично-кодированных чисел с плавающей зап той | |
SU1012241A1 (ru) | Устройство дл делени чисел |