SU875387A1 - Арифметическое устройство дл базовой операции быстрого преобразовани фурье - Google Patents

Description

(54) АРИФМЕТИЧЕСКОЕ УСТРОЙСТВО ДЛЯ БАЗОВОЙ ОПЕРАЦИИ БЫСТЮГО ПРЕОБРАЗОВАНИЯ Изобретение относитс  к автоматике и вычи лительной технике и может быть использовано дн  построени  процессоров быстрого преобразовани  Фурье (БПФ) и других устройств цифровой вычислительной техники, в которьтх необходимо выполн ть операции вида (1): PI А « (±ВС ± DS) Ра А - (±ВС ± DS) Известно арифметическое устройство KOM&Iнацирнного типа, используемое дл  вьшолнени  операций БПФ вида (1), содержащее четыре матричных умножител  и четыре суммато;1а {1} Недостатком этого устройства  вл ютс  большие аппаратурные затраты, обусловленные тем, что количество оборудовани , необходимого дп  построени  данного устройства, пропорци- . (жально квадрату числа разр дов обрабатьюаемых слов. Наиболее близким техническим решением к предлагаемому  вл етс  арифметическое устройство дп  базовой операции быстрого преобразовани  Фурье, содержащее два статических регистра , два регистра сдвига, два блока преобразовани  пр мого кода в инверсный, KOMUIФУРЬЕ национный и накапливающий сумматоры, а так ,же элемента И, ИЛИ 2. Недостатком известного устройства  вл етс  низкое быстродействие, поскольку базова  операци  БПФ вида (1) выполн етс  в нем в два зтапа через операцию вида (2): (± ЕС ± bS) Цель изобретени  - повышение быстродействи  устрсжства. Поставленна  цель достигаетс  тем, что арифметическое устройство дп  базовой операции быстрого преобразовани  Фурье, содержащее два регистра, два регистра сдвига, два блока 1феобразоваш1  пр мого кода в инверсный, первый сумматор, накапливающий сумматор, причем выход первого и выход второго регистров подключены соответственно к информационным входам первого и второго блоков преобразовани  пр мого кода в инверсный, управл ющие входы которых  вл ютс  управл ющими входами устршства, а входа управлени  выдачей информации первого и второго блоков преобразовани  пр мого кода в инверсный подюпичены к выходам первого и второго регистров 38 сдвига соответственно, выход накапливающего I сумматора лодключен к первому входу первого сумматора, выход которого  вл етс  первым выходом устройства, содержит второй сумматор , выход которого  вл етс  вторым выходом устройства и подкйючен ко входу накапливающе го сумматора, второй вход первого сумматора подключен к выходу первого блока преобразговашш пр мого кода в инверсный, выход первого сумматора подключен к первому, а выход второго блока преобразовани  пр мого кода в инверсный - ко второму входу второго сумматора . На чертеже представлеиа функциональна  схема арифметического устройства дл  базовой операции быстрого преобразовани  Фурье. Схема содержит регистр 1 сдвига (первого мно штел ), регистр 2 (первого множимого), Ёлок 3 преобразовани  пр мого кода в инверсный , сумматоры 4 и S (комбинационного типа) накапливающий сумматор 6, регистр 7 сдвига (второго множител ), регистр 8 (второго множимого ) , блок преобразовашш пр мого кода в инверсный, управл ющие входы 10 и 11, выходы 12 и 13. Функци  каждого из блоков 3 и 9 определ етс  следующим образом. При нулевом сигнале на соответствующем управл кндем входе 10 или 11 выходной код регистра 2 или 8 передаетс  на выход блока 3 или 9 без изменени  . При едашичном управл ющем сигнале осуществл етс  поразр дна  инверси  кода. Передача кода через блок 3 или 9 разрешена, если в выходном разр де регистра сдвига 1 или 7 записана единица, в противном случае на выходе блока 3 или 9 формируетс  нулевой код. Предлагаемое арифметическое устройство работает с действительными числами, представлен ными в пр мом или дополнительном двоичном коде. Два идентичны) устройства составл ют комплексное арифметическое устройство процессора быстрого преобразовани  Фурье. Множимые В и О, а также число А представлены в модифицировакном дополнительном коде, т.е. знак числа записан в двух старщих разр дах. Множители С и S представлены в дополнительном коде и в каждом из них имеетс  еще один служебный разр д, расположенный левее знакового бита. Наличие единицы в служебном разр де говорит о том, что в операции (1) будет участвовать число А, в противном случае вьшолн етс  операци  (2). Все числа, участвующие в опарации (1), по модулю меньше единицы и представлены в кодах с фиксированной зап той после знака. Перед началом вычислений производитс  одновременна  загрузка операндов в регистры 1, 2, 7 и 8, и на управл ющие входы устройства 10 и 11 поступают логические нули. Разр ды множимых В и D из регистров 2 к 8, логически умноженные на значени  битов множителей из регистров 1 и 7, передаютс  на входы сумматоров без инвертировани  (здесь рассматриваетс  работа, когда вычисл етс  выражение с верхними знаками). На входы переносов сумматоров 4 и 5 поступают логические нули. Одновременно с загрузкой операндов накапливающий сумматор 6 сбрасываетс  в нуль. На выходе сумматора 5 установитс  сумма содержимого накапливающего сумматора 6, частного произведени  первого множимого и частного произведени  второго множимого . Полученна  сумма записываетс  в накапливающий , сумматор и сдвигаетс  на один разр д вправо (в сторону младщих разр дов). Одновременно с этим производ тс  сдвиги на один разр д множителей вправо. Эти операции повтор ютс  (М-1) раз, где М - число разр дов множител . На М-м такте множимые В и D умножаютс  на значени  знаковых битов множителей С и S. Поскольку устройство работает с дополнительными кодами, то в зтом такте из содержимого Накапливающего сумматора необходимо вычесть значение частных произведений множимых на знаки л гожителей, т.е. пронзвести коррекции произведений., Дл  зтого на М-м такте на управл ющие входы устройства 10 и 11 поступают логические единицы, а на входы переносов сумматоров 4 и 5 - знаки соответствующих множителей. В момент записи скорректированного результата в накапливающий сумматор в регистр 2 первого множимого загружаетс  число А, а в регистр 8 второго множимого числа 2А. Одновременно сдвигаетс  содержимое регистров 1 и 7. При этом на входы управлени  выдачей информации блоков 9 поступают служебные ты, равные логическим единицам. На управл ющий вход блока 3 подаетс  логический нуль, а второго 9 - логическа  единица. Одновременно на вход переноса первого сумматора 4 подаетс  логический нуль, а второго 5 - логическа  единица. На выходе первого сумматора 4 получаетс  алгебраическа  сумма числа А с содержанием накапливающего сумматора 6, т.е. Р, А + (ВС + DS) а на выходе второго сумматора 5 разность числа PI и числа 2А, Р А + (ВС + DS) + f 2А + 2 А -f (ВС + DS), представл юща  собой поразр дную инверсию числа Р 2.

Врем  выполнейи  операций (1) в предпага емом устройстве (Ti) и в известном устройстве (Tj) определ етс  выражением TI (М + 4) (N + 1) г Тг (М + 3) (N + 1) т где М, N - разр дность множителей и множимых; т - врем  получени  суммы на один

разр д.

Относительный выигрыш в быстродействии - . выражением

llL - Ч

Tf

Claims (2)

1.Рабинер Л. и Гаулд Б. Теори  и применение цифровой обработки сигналов. М., Мир, 1978, с. 707, фиг. 11.5.

2.Авторское свидетельство СССР № 553613, кл. G 06 F 7/38, 1976 (прототип).

iLJH

1

7 X

F