SU898425A1

SU898425A1 - Устройство дл делени

Info

Publication number: SU898425A1
Application number: SU802930359A
Authority: SU
Inventors: Николай Вячеславович Черкасский; Анатолий Алексеевич Мельник; Валентина Владимировна Черкасская
Original assignee: За витель
Priority date: 1980-05-26
Filing date: 1980-05-26
Publication date: 1982-01-15

Description

Изобретение относится к вычислительной технике и может быть использовано в арифметических устройствах для деления большого массива многоразрядных чисел.

Известно устройство для деления чисел без восстановления остатка, в котором при отрицательном остатке очередного вычитания не производится восстановление положительного остатка, _tа вместо вычитания делителя в следующем такте осуществляется его сложение .

Как правило, за один такт образуется один очередной остаток и одна _|5цифра частного, поэтому при делении большого массива многоразрядных чисел эти устройства характеризуются недостаточным быстродействием.

Наиболее близким по техническому _№решению к изобретению является устройство, содержащее η вычислительных блоков (где η - разрядность обрабатываемых чисел), каждый из которых содержит регистры делимого, делителя, частного и сумматор, входы первой группы которого соединены с выходами регистра делимого, выходы 1-х разрядов (где i=1,. ..,п) регистра делителя каждого вычислительного блока, подключены ко входам 1-х разрядов регистра делителя последующего вычислительного блока, выходы 1-х разрядов регистра частного каждого вычислительного блока, подключены ко входам i-x разрядов регистра делителя последующего вычислительного блока, выходы ί-χ разрядов регистра частного каждого вычислительного блока подключены ко входам (i-l)-x разрядов регистра частного последующего вычислительного блока та.

Недостатком этого устройства является выполнение деления в дв^ полутакта в одном вычислительном блоке, что замедляет обработку и усложняет устройство.

з 898425 4

Цель изобретения - повышение быстродействия устройства.

Поставленная цель достигается тем, что в устройство введена группа элементов НЕ, а в каждый вычислительный ₅блок, кроме последнего, введен коммутатор, причем выходы регистра делимого подключены к информационным входам первой группы коммутатора, информационные входы второй группы сум- ю матора подключены к выходам регистра делителя, входы регистра делителя первого вычислительного блока соединены с выходами элементов НЕ группы, управляющие входы коммутатора соедине- is ны с прямым и инверсным выходами знакового разряда сумматора, инверсный' выход знакового разряда сумматора соединен со входом младшего разряда регистра частного, выход i-ro разряда ₂₀коммутатора каждого вычислительного блока соединен со входом (i-l)-ro разряда регистра делимого последующего вычислительного бтока.

На чертеже представлена функцио- ₂₅нальная схема устройства для деления.

Устройство содержит η вычислительных блоков' 1, каждый из которых содержит регистры делимого 2, делителя З'и частного 4, сумматор 5, коммута- ₃₀тор 6, который содержит две группы элементов И на п входов, объединенных элементом ИЛИ, инвертор 7, выход 8.

Устройство работает следующим образом. ³⁵

Деление выполняется с восстановлением остатка за η этапов.

В первом такте в регистр 2 первого вычислительного блока .1 записывает первое делимое со'сдвигом влево на ⁴⁰один разряд, а в регистр 3 “ первый делитель, предварительно проинвертированный в инверторе 7. На сумматоре 5 производится вычитание из делимого делителя. Если остаток получился по- ⁴⁵ ложительный, разряд частного равен единице и информация с выходов сумматора 5 проходит в коммутатор 6. Если остаток отрицательный, разряд частного равен нулю и в коммутатор 6 прохо- 50 дит первоначальное значение делимого из регистра 2, т.е. происходит восстановление остатка.

Во втором такте производится запись результатов вычислений первого 55 вычислительного блока 1 во второй: запись содержимого коммутатора 6 в регистр 2 со сдвигом влево, передача значения первого делителя в регистр 3, запись первой цифры частного с выхода знакового разряда сумматора 5 в η-й разряд регистра 4 (первого вычислительного блока). Одновременно в регистры 2 и 3 поступают значения второй пары чисел.

В первом вычислительном блоке 1 производят деление второй пары чисел, а во втором получают второй результат деления первой пары чисел.

В третьем такте результаты вычислений, полученные во втором вычислительном блоке 1, записывают в третий вычислительный блок, а результаты первого вычислительного блока - во второй. В освободившиеся регистры 2 и 3 первого блока поступает третья пара чисел. Первая цифра частного от деления второй пары чисел записывается с регистра 4 первого вычислительного блока 1 в регистр 4 второго вычислительного блока со сдвигом влево в (п-1)-й разряд.

Результат деления каждой пары чисел образуется на η тактов, при этом результат деления первой пары чисел получен на выходе 8 устройства через η тактов, а каждого следующего числа - через один такт. Знак частного определяется путем сложения по модулю два знаковых разрядов, делимого и делителя (на чертеже не показаны). Быстродействие устройства определяется длительностью одного такта обработки данных в одном вычислительном блоке, которая равна

Т ⁼ 1сун + Т иди , где Т_с<|м - время суммирования на сумматоре 5,

Т_или задержка информации схе⁵ мой И-ИЛИ 6.

При построении устройства на элементах серии 155 для 16-разрядных чисел Теин = 60 нс Т_иАи = 20 нс и Т = = 80 нс.

Пример. Разделитель +0,70312, на -0,34375. Допустим, в устройстве обрабатываются двоичные числа с разрядностью п=6. Тогда в двоичной ,системе эти числа представлены кодами * 0,101101 и 1,010110.

Код знака частного в устройстве определяется следующим образом.

Дальше в устройство числа поступают с положительными знаками. Делимое поступает в регистр делимого 2 со сдвигом влево на один разряд, а делитель поступает в регистр делите

898425 ® ля 3, .предварительно инвертируясь в инверторе 7· Знаковый разряд регистра делимого используется для запоминания сдвигаемого левого разряда*. Сложение в сумматорах производится в до- $ полнительном коде путем добавления единицы в младший разряд

Блок	0,301100	Pr	2	Pr 4	0
1-й	1_х0Ю0Ю	Ργ	3			10
	ΐ ,ΐϊΐΐΐΐ	CM	5
2-й	1,011000	Pr	2	Pr 4	01
	1₄010010	Ργ	3
	δ,ϊδιδϊϊ	CM	5			IS
3-й	1,010110	Ργ	2	Pr 4	011
	t_x010010 δ,ϊδϊδδΐ	СИ	5			20
4-й	1,010010	Pr	2	Pr 4	0111
	1.010010 δ,ΐδδϊδϊ	Ργ CM	3 5
5-й	1,001010	Pr	2	Pr 4	01111	2S
	1_χ010010	Pr	3		✓
	.δ,δΐηδϊ	CM	5
6-й	0,111010	Pr	2	Pr 4	011111
	1_χ010010	Pr	3			30
	δ,δδΐΐδϊ	CM	5

Таким образом, устройство для деления является однородным по структуре, высокопроизводительным при обработке больших массивов многоразрядных®® чисел, простым по исполнению, обладает большим быстродействием за счет уменьшения времени одного такта обработки данных. По сравнению с известным быстродействие данного устройства*» повышается примерно в два раза.

Claims

Изобретение относитс к вычислительной технике и может быть использовано в арифметических устройствах дл делени большого массива многоразр дных чисел. Известно устройство -дл делени чисел без восстановлени остатка, в котором при отрицательном остатке оч редного вычитани не произзодитс во становление положительного остатка, а вместо вычитани делител в еледукйцем такте осуществл етс его сложение il . Как правило, за один такт образуетс один очередной остаток и одна цифра частного, поэтому при делении большого массива многоразр дных чисе эти устройства характеризуютс недостаточным быстродействием. Наиболее близким по техническому решению к изобретению вл етс устройство , содержащее п вычислительных блоков (где п - разр дность обрабатываемых чисел), каждый из которь1х содержит регистры делимого, делител , частного и сумматор, входы первой группы которого соединены с выходами регистра делимого, выходы 1-х разр дов (где ,. ..,п) регистра делител каждого вычислительного блока , подключены ко входам -х разр дов регистра делител последующего вычислительного бтока, выходы 1-х разр дов регистра частного каждого вычислительного блока, подключены ко входам 1-х разр дов регистра делител последующего вычислительног-в блока, выходы i-x разр дов регистра частного каждого вычислительного бло ка подключены ко входам (i-l)-x разр дов регистра частного последующего вычислительного блока LZJ 1;1едостатком этого устройства вл етс выполнение делени в дв полутакта в одном вычислительном блоке , что замедл ет обработку и услоч(н ет устройство. Цель изобретени - повышение быстр действи устройства. Поставленна цель достигаетс тем что в устройство введена группа элементов НЕ, а в каждый вычислительный блок, кроме последнего, введен коммутатор , причем выходы регистра делимого подключены к информационным входам первой группы коммутатора, ин формационные входы второй группы сум матора подключены к выходам регистра делител , входы регистра делител пе вого вычислительного блока соединены с выходами элементов НЕ группы, управл ющие входы коммутатора соединены с пр мым и инверсным выходами знакового разр да сумматора, инверсный выход знакового разр да сумматора сое динен со входом младшего разр да регистра частного, выход i-ro разр да коммутатора каждого вычислительного блока соединен со входом (i-l)-ro разр да регистра делимого последующего вычислительного бюка. На чертеже представлена функциональна схема устройства дл делени Устройство содержит п вычислительных блокоё 1, каждый из которых содержит регистры делимого 2, делител 3 и частного k, сумматор 5, коммутатор 6, который содержит две группы элементов И на п входов, объединенных элементом ИЛИ, инвертор 7, выход 8. Устройство работает следующим образом . Деление выполн етс с восстановлением остатка за п этапов В первом такте в регистр 2 первого вычислительного блока .1 записывает первое делимое сосдвигом элево на один разр д, а в регистр 3 первый делитель, предварительно проинвертированный в инверторе 7. На сумматоре 5 производитс вычитание из делимого делител . Если остаток получилс положительный , разр д частного равен единице и информаци с выходов сумматора 5 проходит в коммутатор 6. Если остаток отрицательный, разр д мастного равен нулю и в коммутатор 6 проходит первоначальное значение делимого из регистра 2, т.е. происходит восстановление остатка. Во втором такте производитс запись результатов вычислений первого вычислительного блока 1 во второй: запись содержимого коммутатора 6 в регистр 2 со сдвигом влево, передача значени первого делител в регистр 3, запись первой цифры частного с выхода знакового разр да сумматора 5 в п-й разр д регистра (первого вычислительного блока). Одновременно в регистры 2 и 3 поступают значени второй пары чисел. В первом вычислительном блоке 1 производ т деление второй пары чисел , а во втором получают второй результат делени первой пары чисел. В третьем такте результаты вычислений , полученные во втором вычислительном блоке 1, записывают в третий вычислительный блок, а результаты первого вычислительного блока - во второй. В освободившиес регистры 2 и 3 первого блока поступает треть пара чисел. Перва цифра частного от делени второй пары чисел записываетс с регистра первого вычислительного блока 1 в регистр А второго вычисл14тельного блока со сдвигом влево в {п-1)-й разр д. Результат делени каждой пары чисел образуетс на п тактов, при этом результат делени первой пары чисел получен на выходе 8 устройства через п тактов, а каждого следующего числа - через один такт. Знак частного определ етс путем сложени по модулю два знаковых разр дов- делимого и делител (на чертеже не показаны). Быстродействие устройства определ етс длительностью одного такта обработки данных в одном вычислительном блоке , котора равна Т сум Тили ) -врем суммировани на сумматоре 5, -задержка информации схемой И-ИЛИ 6. При построении устройства на элементах серии 155 дл 16-разр дных чисел TCUM 60 НС T«ftu 20 НС и Т 80 НС. 17 р и м е.р. Разделитель +0,70312, на -0,, Допустим, в устройстве обрабатываютс двоичные числа с разр дностью . Тогда в двоичной ,системе эти числа представлены кодами 0,101101 и 1,010110. Код знака частного в устройстве определ етс следующим образом. . Дальше в устройство числа поступают с положительными знаками. елимое поступает в регистр делимого 2 со сдвигом влево на один разр д, а елитель поступает в регистр делител 3 .предварительно инвертиру сь в инверторе 7. Знаковый разр д регистр делимого используетс дл запоминани сдвигаемого левого разр да . Сло жение в сумматорах производитс в до полнительном коде путем добавлени единицы в младший разр д Блок О.ГОПОО Рг 2 Рг О 1 010010 РГ 3 TJlTiTT СМ 5 РГ 01 1,011000 РГ 2 tjjOIOOtO РГ 3 5,ШоТ1 сн 5 РГ 4 011 1,010110РГ2 IjiOIOOlO 5,101001СИ5 РГ « 0111 1,010010РГ2 1д010010РГ3 о,То5ТоТск5 РГ 4 01111 1,001010РГ2 1 010010РГ3 . о,§1гШСИ5 РГ k 01111 0,111010 t otooto 5,001101 Таким образом, дл де лени вл етс однородным по структ ре, высокопроизводительным при обра 6otKe больших массивов многоразр дн чисел, гч остым по исполнению, облад ет ботйвим быстродействием за счет уменьшени времени одного такта обработки данных. По сравнению с извес ным быстродействие данного устройст повышаетс примерно в два раза. Формула изобретени ;. Устройство ДЛЯ делени , содержащее л вычислительных блоков (где п разр дность обрабатываемых чисел), каждый из которых содержит регистры делимого, делител , мастного и сумматор , входы первой группы которого соединены с выходами регистра делимого , выходы 1-х разр дов (где п) регистра делител каждого вычислительного блока, подключены ко входам i-x разр дов регистра делител последующего вычислительного блока, выходы {-X разр дов регистра .частного каждого вычислительного блока подключены ко входам (i-l)-x разр дов регистра частного последующего вычисли- тельного блока, отличающеес тем, что, с целью повышени быстродействи в устройство введена . группа элементов Н€, а в каждый вычислительный блок, кроме последнего, , введен коммутатор, причем выходы регистра делимого подключены к информационным входам первой группы коммутатора , информационные входы второй группы сумматора подключены к Ьыходам регистра делител , регистра делител первого вычислительного блока соединены с выходами элементов НЕ группы, управл ющие входы коммутатора соединены с гф мым и инверсным выходами знакового разр да сумматора, инверсный выход знакового разр да сумматора соединен со входом младшего разр да регистра частного, выход i-ro разр да коммутатора каждого вычислительного блока соединен со входом (1-1)-ого разр да регистра делимого поспедующего вычислительного блока. Источники информации, прин тые во внимание при экспертизе 1.Патент США № 3., кл. 6 Об F 7/39, 1970.
2.Авторское свидетельство СССР № , кл. G 06 F 7/39, 1976 (прототип ).