SU593211A1 - Цифровое вычислительное устройство - Google Patents

Цифровое вычислительное устройство

Info

Publication number
SU593211A1
SU593211A1 SU762353798A SU2353798A SU593211A1 SU 593211 A1 SU593211 A1 SU 593211A1 SU 762353798 A SU762353798 A SU 762353798A SU 2353798 A SU2353798 A SU 2353798A SU 593211 A1 SU593211 A1 SU 593211A1
Authority
SU
USSR - Soviet Union
Prior art keywords
adder
control unit
output
counter
input
Prior art date
Application number
SU762353798A
Other languages
English (en)
Inventor
Валерий Иванович Жабин
Виктор Иванович Корнейчук
Владимир Петрович Тарасенко
Александр Андреевич Щербина
Original Assignee
Киевский Ордена Ленина Политенический Институт Им.50-Летия Великой Октябрьской Социалистической Революции
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Киевский Ордена Ленина Политенический Институт Им.50-Летия Великой Октябрьской Социалистической Революции filed Critical Киевский Ордена Ленина Политенический Институт Им.50-Летия Великой Октябрьской Социалистической Революции
Priority to SU762353798A priority Critical patent/SU593211A1/ru
Application granted granted Critical
Publication of SU593211A1 publication Critical patent/SU593211A1/ru

Links

Landscapes

  • Complex Calculations (AREA)

Description

I
Изобретение относитс  к области вычислительной техники и может быть использовано, например, в цифровых вычислительных машинах и в специализированных вычислительных устройствах дл  вычислени  функции вида
m
S,
единены соответственно с управл ющими входами сумматора, первого и второго счетчиков. Недостатком этого устройства  вл етс  невозмол ность получени  на его выходе функции вида
X,

Claims (2)

  1. входами первого и второго счетчиков соответственно , выход сумматора соединен со входом блока управлени . На чертеже приведена функциональна  схема устройства. Устройство содержит первый счатчик 1 и второй счетчик 2, сумматор 3 накапливающего типа, имеющий цепи сдвига влево на один разр д, коммутатор 4, распределитель импульсов 5, вынолиенный, например, как кольцевой сдвиговый регистр, и блок управлеии  6. Устройство работает следующим образом. В исходном состо нии (цепи устаиовки исходного состо ни  на чертеже не показаны) в счетчиках 1, 2 и сумматоре 3 записаны нули . В каждом i-OM цикле (, 2, ..., q) на входную шину 7 последовательно поступают все цифры с весом 2 В распределителе импульсов при этом единица находитс  в i-OM разр де слева. Блок управлени  6 переключает коммутатор 4 таким образом, что цифры Xi,i, Х2,г, Хт,г ОПераНДОВ Xi, 2, ...,/fm ПрибаВл ют к содержимому сумматору 3, а цифры y,i,tj2,i.yn:i операндов УЬ УЗ. ...,« поступают на управл ющие входы счетчиков 1 и 2. Операнды у.; (,2, ...,  ) должны быть нормализованы , т. е. yj,i 1. При этом если цифра yi,i равна единице, то к содержимому счетчика 1 прибавл етс  единица с распределител  импульсов 5, а на сумматор 3 выдаетс  инверсный код содержимого счетчика 2. После приема всех цифр блок управлени  6 выдает на сумматоре 3 пр мой (если знак содержимого сумматора - мииус), или инверсный (если знак содержимого сумматора - плюс) код счетчика 1. При этом блок унравлени  6 формирует и выдает на выходные щины 8 очередную цифру результата в избыточном двоичном коде с цифрами 1, О, 1, имеющую вес 2Р+2 Цифра результата равна 1, если в знаковом разр де до и после сложени  был записан минус; 1 - если в знаковом разр де до и после сложени  был записан плюс; О - если после сложени  содержимое знакового разр да изменилось. Причем , если цифра результата равна 1, то к содержимому счетчика 2 прибавл етс  содержимое распределител  импульсов 5, а если 1 - то вычитаетс . Далее следует еще один такт сложени  содержимого сумматора 3 с пр мым или инверсным кодом счетчика 1. В конце i-ro цикла вычислени  по сигналу блока управлеии  6 происходит сдвиг содержимого сумматора 3 на один разр д влево и сдвиг распределител  импульсов 5 на один разр д вправо. Дл  получени  результата с точностью до S разр дов необходимо выполнить 5 + 1 циклов вычислени , причем если желаема  разр дность результата 5 больще разр дности операндов q, то полагают что Xj,j yi 0(f f/+l, (/+2, ..., S, S+1). Положение единицы в распределителе импульсов 5 при этом может быть произвольным. Устройство позвол ет получить на выходе функцию вида Формула изобретени  Цифровое вычислительное устройство, содержащее блок управлени , первый и второй счетчики, сумматор, перва  группа информационных входов которого соединена с выхоД ми первого счетчика, втора  группа ииформационных входов сумматора соединена с выходами второго счетчика, первый, второй и третий выходы блока управлени  соединены соответственно с управл ющими входами сумматора , первого и второго счетчиков, о т л и ч ающеес  тем, что, с целью расщирени  функциональных возможностей устройства путем получени  функции вида в устройство введены распределитель импульсов и коммутатор, первый вход которого соединен со входной щиной устройства, а второй вход - с четвертым выходом блока управлени , первый выход коммутатора соединен соответственно со входами первого и второго счетчиков, а второй выход - со входом сумматора, вход распределител  импульсов соединен с первым выходом блока управлени , а выходы - со входами первого и второго счетчиков соответственно, выход сумматора соединен со входом блока управлени . Источники информации, прин тые во внимание при экспертизе 1.Авторское свидетельство СССР № 170218, кл. G 06F 15/00, 1965.
  2. 2.Авторское свидетельство СССР по за вке № 2301925, кл. G 06F 7/39, 1975.
SU762353798A 1976-04-26 1976-04-26 Цифровое вычислительное устройство SU593211A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU762353798A SU593211A1 (ru) 1976-04-26 1976-04-26 Цифровое вычислительное устройство

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU762353798A SU593211A1 (ru) 1976-04-26 1976-04-26 Цифровое вычислительное устройство

Publications (1)

Publication Number Publication Date
SU593211A1 true SU593211A1 (ru) 1978-02-15

Family

ID=20659110

Family Applications (1)

Application Number Title Priority Date Filing Date
SU762353798A SU593211A1 (ru) 1976-04-26 1976-04-26 Цифровое вычислительное устройство

Country Status (1)

Country Link
SU (1) SU593211A1 (ru)

Similar Documents

Publication Publication Date Title
US2995302A (en) Reversible digital resolver
US3196259A (en) Parity checking system
SU634274A1 (ru) Устройство дл сложени чисел
SU842798A1 (ru) Устройство дл сложени и вычитани
SU877529A1 (ru) Устройство дл вычислени квадратного корн
SU547766A1 (ru) Устройство дл делени
SU1401448A1 (ru) Устройство дл реализации булевых симметричных функций
SU734680A1 (ru) Арифметическое устройство
SU840890A1 (ru) Устройство дл сравнени чисел
GB960951A (en) Fast multiply system
SU383043A1 (ru) Устройство для моделирования конечных автоматов
SU924703A1 (ru) Устройство дл вычислени квадратного корн
SU805304A1 (ru) Устройство дл вычислени сумм произведений
SU938280A1 (ru) Устройство дл сравнени чисел
SU898609A1 (ru) Преобразователь напр жение-код с коррекцией динамической погрешности
SU734669A1 (ru) Преобразователь правильной двоичной дроби в двоично-дес тичную дробь и целых двоично-дес тичных чисел в двоичные
SU661548A1 (ru) Отсчетное устройство
SU1012245A1 (ru) Устройство дл умножени
SU1605228A1 (ru) Устройство дл делени чисел без восстановлени остатка
SU1156072A1 (ru) Устройство управлени микропроцессором
SU744568A2 (ru) Параллельный накапливающий сумматор
SU1300495A1 (ru) Устройство дл решени дифференциальных уравнений
SU598072A1 (ru) Устройство дл сложени и вычитани чисел
SU404090A1 (ru) УСТРОЙСТВО дл РАСКРЫТИЯ и ВЫЧИСЛЕНИЯ ОПРЕДЕЛИТЕЛЕЙ МАТРИЦ
SU1619255A1 (ru) Устройство дл делени