SU991414A1 - Устройство дл умножени - Google Patents

Description

Изобретение относитс  к вычислительной технике и может быть применено в качестве операционного устройства цифровой вычислительной машины.

Известно устройство умножени  двоичных чисел, представленных последовательным кодом, содержщаее 2п-разр дный сумматор, (п-1)-разр дные регистры множимого и множител .и элементы И 1.

Однако в этом устройстве результат получаетс  через п циклов вычис .лени , что снижает его быстродействие.

Известно устройство дл  умножени , содержащее регистры множимого и множител , регистр результата, сумматор результата,.сумматор сомножителей, блок анализа разр дов, регистр сдвига , элементы И и элементы ИЛИ, в котором производитс  ввод сомножителей поразр дно, старшими разр дами вперед 2.

Однако в данном устройстве каждый разр д результата получаетс  за три такта работы, т.е. устройство имеет низкое быстродействие.

Наиболее близким по технической сущности к предлагаемому  вл етс  устройство дл  умножени , содержащее ,jgeгиcтp сдвига, выходы которого повключены к информационньам входам первого и третьего коммутаторов, управл ющие входы которых соединены соответственно с выходом элемента ИЛИ и с вторым входом множител  устрой- ства, а выходы подключены к входам соответственно регистра множител  и регистра знака множител , выходы регистра множител  соединены с пер10 выми входами первой и второй групп элементов И, вторые входы которых соединены с выходами соответственно первого и второго регистров множимого , входы которых подключены соот15 ветственно к первому и второму входам множимого устройства, выходы групп элементов И подключены к информационным входам второго коммутатора, управл ющие входы которого соединены

20 с выходами регистра знака множител , а йерва  и втора  группа выходов соединены с первой группой входов соответственно первого и второго сумматоров результата, вторые группы вхо25 дов которых подключены к выходам младших разр дов соответственно первого и второго регистров результата, первые входы первой и второй групп входов сумматора в избыточной систе30 ме счислени  подключены к выходам переноса соответственно первого и второго сумматоров результата, выход разр дов которых соединены с входами соответственно первого и второго регистров результата, выходами старшего разр да результата подключенными к вторым входам первой и второй груп пы входов сумматора в избыточной дво ичной системе счислени , ввлходы кото рого подключены к выходам устройства вхЬды элемента ИЛИ подключены к входам множител  устройства. Это устройство производит умножение двух чисел, которые представлены в избыточной системе счислени , при- чем результат вычислени  выводитс  последовательным кодом, начина  со старшего разр да, в процессе вычислени  | 31. Недортатком устройства  вл етс  сложность алгоритма умножени , что обуславливает большие аппаратурнь1е затраты и недостаточное быстродействие ввиду задержки на два такта в сумматорах результата. Целью изобретени   вл еас  упрощение устройства и повышение его быстродействи . Поставленна  цель достигаетс  тем что устройство ,Щ1Я умножени , содержащее первый и второй регистры множител , входы которых подключены соответственно к первой и второй шинам множител  устройства, первый и второй регистры результата., первый и второй сумматоры результата, первые входы которых соединены с выходами младших разр дов соответственно первого и второго регистров результата, входы которых подключены к выходам суммы соответственно первого и второ го сумматоров результата, и сумматор в избыточной двоичной системе счисле ни , первый и второй входы которого подключены к выходам переноса соответственно первого и второго сумматоров результата, третий и четвертый входы сумматора в избыточной дзоичной системе счислени  подключены к выходам старшего разр да соответственно первого и второго регистров результата, а его выходы  вл ютс  вы ходами устройства, содержит первую и вторую группы элейентов 2И-2ИЛИ, первые и вторий входы которых подклю зчены соответственно к первой и второ шинам множимого устройства, а выходы подключены к вторым входам соответственно первого и второго сумматоров результата, выход первого регистра множител  подключен к третьему входу первой группы элементов 2И-2ИЛИ и к четвертому вхрду второй группы элементов 2И-2ИЛИ, третий вход которой соединен с четвёртым входом первой группы элементов 2И-2ИЛИ .и под-, ключен к выходу второго регистра мно жител . На чертеже.приведена структурна  схема устройства. Устройство дл  умножени  содержит, первый и второй регистры.1 и 2 множител , первую и вторую группы элементов 2И-2ИЛИ 3 и. 4, первый и второй сумматоры 5 и б результата, первый и второй регистры 7 и 8 результата, сумматор 9 в избыточной двоичной системе счислени . Шины 10 и 11 множител  устройства соединены с входами соответственно первого и второго регистров 1 и 2 множител , шины 12 и 13 множител  устройства .соединены соответственно с первыми и третьими входами групп элементов 2И-2ИЛИ О и 4, вторые и четвертые входы которых подключены к выходам первого и второго регистров 1 и 2 множител , выходы первого и второго элементов 2И-2ИЛИ 3 и 4 соединены с вторыми входами соответственно первого и второго сумматоров 5 и 6 результата, первые входы которых подключены к выходам соответственно первого и второго регистров 7 и 8 результата, выходы переноса сумматоров 5 и 6 результата соединены соответственно с первым и третьим входами сумматора 9 в избыточной двоичной системе счислени , второй и четвертый входы которого подключены к выходам старшего разр да соответственно первого и второго регистров 7 и 8 результата, выходы младших разр дов которых подключены к выходам соответственно первого и второго сумматоров 5 и 6 результата, а выходы  вл ютс  выходами 14 и 15 устройства . Устройство работает следующим образом . В начальном такте работы регистры 7 и 8 результата сбрасываютс  в нулевое состо ние, а в регистры 1 и 2 множител  с входов 10 и 11 устройства занос тс  соответственно положительное и отрицательное значени  множител  параллельным двоичным кодом. Значени  множимого подаютс  на входа: 12 и 13 устройства последовательным избыточным двоичным кодом, начина  со старшего разр да. Если 1-Й разр д множимого равен нулю, то с выходов групп элементов 2И-2ИЛИ 3 и 4 снимаетс  нулевое значение. Если i-й разр д множимого равен единице , то на вторые входы первого и второго сумматоров 5 и 6 результата в i-M такте работы устройства поступают соответственно положительное и отрицательное значени  множител  с выходов соответственно первого и второго регистров 1 и 2 множител . На первые входы разр дов сумматоров 5 и б результата с второго по п-й с выходов соответственно первого

и второго регистров 7 и 8 резуль гата подаютс  значени  (п-1) младших разр дов частичного результата, полученного в (i-l)-M такте работы устройства .. Значени  (п+1)-го разр да полученного i-ro результата с выходов переноса сумматоров 5 и б подаютс  на первый (положительный) и третий (отрицательный ) входы сумматора 9, а значени  п младших разр дов i-ro результата с выходов сумйаторов 5 и 6 занос тс  в регистры 7 и 8,

Сумматор 9 суммирует два числа в избыточной двоичной системе счислени . Первое число (а) образуетс  положительным и отрицательным значением ()-го разр да i-ro результата , которые подаютс  на первый и

третий входы сумматора 9 с выходов переноса сумматоров 5 и б результата Второе число (Ц) образуетс  положительным и отрицательным значени ми п-го разр да (j-l)-ro результата, которые подаютс  на второй и четвертый входда сумматора 9 с выходов стар шего п-го разр да регистров 7 и 8.

Результат умножени  с выходов сумматора 9 в избыточной двоичной системе счислени  поступает на выходы 14 и 15 устройства (положительного и отрицательного значений произведени ) , Результат умножени  выдаетс  последовательно старшими разр дами вперед.

Таким образом, предлагаемое устройство позвол ет производить умноже ние двух чисел, представленных в избыточной двоичной системе счислени  последовательным методом, старшими разр дами вперед. При этом результат умножени  получаетс  на; выходах устройства одновременно с вводом разр дов множимого, что дает возможность повысить быстродействие устройства. Разр дность множимого может быть больше разр дности множител .

В устройстве отсутствуют регистры множимого, коммутатор и группы эле- . ментов И, что обеспечивает ввшгрыш.в аппаратурных затратах около 30%. .

Формула изобретени 

Устройство Щ1Я Умножени , содержащее первый и второй регистры множител , входы которых подключены соответственно к первой и второй шинам множител  устройства, первый и второй регистры результата, первый и второй сумматоры результата, первые входы которых соединены с выходгиФ младших

разр дов соответственно первого и второго регистров результата, входы которых подключены к выходам суммы соответственно первого и второго сумматоров результата, и сумматор в избыточной двоичной системе счислени , первый и второй входы которого подключены к выходам переноса соответственно первого и второго сумматоров результата, третий и четвертый входы

сумматора в избыточной двоичной системе счислени  подключены к выходам старшего разр да соответственно первого и второго регистров результата, а его выходов  вл ютс  выходами устройства , отли ч ающе е с  тем что, с целью упрощени  устройства и повышени  его быстродействи , оно сбдержит Первую и вторую группы элементов 2 и-2 ИЛ И, первые и входы которых подключены соответственно к первой и второй шинам множимого устройства, а выходы подключены к вторым входам соответственно первого и второго сумматоров результата, выход первого регистра множител  подключен к третьему входу первой группы элементов 2И-2ИЛИ и к четвертому входу второй группы элементов 2И-2ИЛИ третий вход которой соединен с четBepTbiw входом первой группы элементов 2И-2ИЛИ и подключен к выходу второго регистра множител .

Источники информации, прин тые во внимание при экспертизе

1. Авторское свидетельство СССР

631919, кл. G Об F 7/52, 1978.

2.Авторское свидетельство СССР 603389, кл. G Об F 7/52, 1978.

3.Авторское свидетельство СССР по за вке 2814128/18-24,

кл, G Об F 7/52, 1980 (прототип), .

Claims (1)

1. Формул« изобретения

   Устройство для умножения, содержащее первый и второй регистры множителя, входы которых подключены соответственно к первой и второй шинам множителя устройства, первый и второй регистры результата, первый и второй сумматоры результата, первые входы которых соединены с выходами младших разрядов соответственно первого и второго регистров результата, входы которых подключены к выходам суммы соответственно первого и второго сумматоров результата, и сумматор в избыточной двоичной системе счисления, первый и второй входы которого подключены к выходам переноса соответственно первого и второго сумматоров результата, третий и четвертый входы сумматора в избыточной двоичной системе счисления подключены к выходам старшего разряда соответственно первого и второго регистров результата, а его выходы являются выходами устройства, отличающееся тем ' что, с целью упрощения устройства и повышения его быстродействия, оно содержит первую и вторую группы элементов 2и-2ИЛИ, первые и вторые входы которых подключены соответственно к первой и второй шинам множимого устройства, а выхода подключены к вторым входам соответственно первого и второго сумматоров результата, выход первого регистра множителя подключен к третьему входу первой группы элементов 2И-2ИЛИ,и к четвертому входу второй группы элементов 2И-2ИЛИ третий вход которой соединен с четвертым входом первой группы элементов 2И-2ИЛИ и подключен к выходу второго регистра множителя.